本实用新型涉及一种芯片开关阵列，特别是涉及一种soi开关阵列结构，尤其是涉及一种使用单芯片控制多条输入线或者输出线中的一路导通或断开的开关阵列。
背景技术：
作为能够选择多条输入线和多条输出线中的某一路的导通,断开控制的开关阵列。传统的开关阵列采用分立的继电器或者达林顿管。这些设计存在体积很大，驱动功率不足，无法满足设备小型化的需求。开关阵列也可以改用分立的mosfet元器件，然后通过不同的布线连接，但是集成度还是低，在对体积有要求的小型家电上并不适用。
普通的开关阵列设计方式一般是用分离器件或者采用复杂布线方式形成多路的电源供电，这些设计占用面积大，芯片电路设计复杂，不利于电路板上的继承整合。
目前的阵列技术大多采用电路设计隔离或者复杂布线，无法用于多路大功率负载输出，特别是多路的感性负载电路，感性负载管段后的持续电流对目前的阵列技术是很大冲击。
技术实现要素：
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种soi开关阵列结构，用于解决现有技术中开关阵列采用电路设计隔离或者复杂布线，无法用于多路大功率负载输出的问题。
为实现上述目的及其他相关目的，本实用新型提供一种soi开关阵列结构，所述soi开关阵列结构包括：soi衬底，包括硅衬底、绝缘层以及顶硅层；开关阵列，包括形成在所述顶硅层上的呈阵列排布的多个开关晶体管；深槽隔离结构，位于任意相邻的两开关晶体管之间，以将所述开关阵列中的各个开关晶体管独立隔离，所述深槽隔离结构包括贯穿所述顶硅层的深沟槽以及填充于所述深沟槽内的隔离材料层。
可选地，任一所述开关晶体管的栅极、源极及漏极均分别通过打线引出。
可选地，所述深槽隔离结构的宽度介于2微米～5微米之间。
可选地，所述绝缘层的厚度介于0.5微米～2微米之间。
可选地，所述顶硅层为p型掺杂，其厚度介于3微米～10微米之间。
可选地，所述开关晶体管包括：p型体区，形成于所述顶硅层中；n型漂移区，形成于所述顶硅层中，其一侧并与所述p型体区横向连接；n型源区，形成于所述n型体区中；p型重掺杂接触区，形成于所述p型体区中；n型漏区，形成于所述n型漂移区中；场氧化层，形成于所述n型超结体区中；栅氧化层，横跨于所述n型源区及所述n型漂移区之间；栅极层，形成于所述栅氧化层上。
可选地，所述开关晶体管还包括场氧化层，形成于所述n型漂移区中，所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域。
进一步地，所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
可选地，所述栅氧化层的厚度介于100埃～200埃之间，所述栅极层为n型多晶硅层，所述n型多晶硅层的厚度介于2000埃～3000埃之间。
可选地，所述soi开关阵列结构的工作电压介于20v～200v之间，驱动电流介于50ma～3a之间。
如上所述，本实用新型的soi开关阵列结构，具有以下有益效果：
本实用新型利用的soi衬底加上深槽隔离结构形成的天然隔离，在一个芯片上可以制作出多个开关晶体管(如mosfet元器件)，形成开关阵列结构。本实用新型可以用于多个小型的电机驱动或者多路功率输出控制，具有驱动电压低，静态功耗低，驱动效率高等优点。本实用新型采用单芯片就可以替换市场上的多个分立功率mos的作为输出的方案。
本实用新型利用soi衬底和深槽隔离技术,将所有的单个器件经行全隔离，由于每个开关器件都是全隔离,即使是感性负载,也可以很好的做到受控电路不影响其他路的电路。
附图说明
图1显示为本实用新型的soi开关阵列结构的结构示意图。
图2～4显示为本实用新型的soi开关阵列结构的制作方法各步骤所呈现的结构示意图。
元件标号说明
101硅衬底
102绝缘层
103顶硅层
104深槽隔离结构
20开关晶体管
201p型体区
202n型漂移区
203n型源区
204p型重掺杂接触区
205n型漏区
206栅氧化层
207栅极层
208场氧化层
209源引出线
210漏引出线
211栅引出线
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
如在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种soi开关阵列结构，所述soi开关阵列结构包括：soi衬底、开关阵列及深槽隔离结构104。
所述soi衬底包括硅衬底101、绝缘层102以及顶硅层103。
在本实施例中，所述绝缘层102的厚度介于0.5微米～2微米之间，例如，所述绝缘层102的厚度可以为1微米等。所述顶硅层103为p型掺杂，其厚度介于3微米～10微米之间，例如，所述顶硅层103的厚度可以为5微米等。
所述开关阵列包括形成在所述顶硅层103上的呈阵列排布的多个开关晶体管20。所述阵列优选为矩形阵列。
所述开关晶体管20为大功率的ldmos晶体管，包括：p型体区201，形成于所述顶硅层103中；n型漂移区202，形成于所述顶硅层103中，其一侧并与所述p型体区201横向连接；n型源区203，形成于所述n型体区中；p型重掺杂接触区204，形成于所述p型体区201中；n型漏区205，形成于所述n型漂移区202中；场氧化层208，形成于所述n型超结体区中；栅氧化层206，横跨于所述n型源区203及所述n型漂移区202之间；栅极层207，形成于所述栅氧化层206上。所述开关晶体管20还包括场氧化层208，形成于所述n型漂移区202中。
如图1所示，所述栅氧化层206还横跨于所述场氧化层208上以与所述场氧化层208具有交叠区域。所述交叠区域的宽度介于所述场氧化层208宽度的1/4～3/4之间。
所述栅氧化层206的厚度介于100埃～200埃之间，所述栅极层207为n型多晶硅层，所述n型多晶硅层的厚度介于2000埃～3000埃之间。
所述深槽隔离结构104位于任意相邻的两开关晶体管20之间，以将所述开关阵列中的各个开关晶体管20独立隔离，所述深槽隔离结构104包括贯穿所述顶硅层103的深沟槽以及填充于所述深沟槽内的隔离材料层。所述深槽隔离结构104的宽度介于2微米～5微米之间。
如图1所示，在本实施例中，任一所述开关晶体管20的栅极、源极及漏极均分别通过打线引出,即任一所述开关晶体管20包括源引出线209、漏引出线210及栅引出线211，由于各个开关晶体管20经所述深沟槽独立隔离，每个所述开关晶体管20都可以单独作为不同的驱动电路，并且相互之间不受影响。
本实施例的所述soi开关阵列结构的工作电压介于20v～200v之间，驱动电流介于50ma～3a之间。
如图2～图4所示，本实施例还提供一种soi开关阵列结构的制作方法，所述制作方法包括步骤：
如图2所示，首先进行步骤1)，提供一soi衬底，所述soi衬底包括硅衬底101、绝缘层102以及顶硅层103。在本实施例中，所述绝缘层102的厚度介于0.5微米～2微米之间，例如，所述绝缘层102的厚度可以为1微米等。所述顶硅层103为p型掺杂，其厚度介于3微米～10微米之间，例如，所述顶硅层103的厚度可以为5微米等。
如图3所示，然后进行步骤2)，于所述顶硅层103中形成贯穿所述顶硅层103的深沟槽，并采用hdp沉积工艺在所述深沟槽中填充隔离材料层，经过cmp工艺后形成深槽隔离结构104。所述深槽隔离结构104的宽度介于2微米～5微米之间。
如图4所示，最后进行步骤3)，通过cmos工艺在所述顶硅层103中制作开关阵列，所述开关阵列包括形成在所述顶硅层103上的呈阵列排布的多个开关晶体管20。所述阵列优选为矩形阵列。
所述开关晶体管20包括：p型体区201，形成于所述顶硅层103中；n型漂移区202，形成于所述顶硅层103中，其一侧并与所述p型体区201横向连接；n型源区203，形成于所述n型体区中；p型重掺杂接触区204，形成于所述p型体区201中；n型漏区205，形成于所述n型漂移区202中；场氧化层208，形成于所述n型超结体区中；栅氧化层206，横跨于所述n型源区203及所述n型漂移区202之间；栅极层207，形成于所述栅氧化层206上。所述开关晶体管20还包括场氧化层208，形成于所述n型漂移区202中。所述栅氧化层206还横跨于所述场氧化层208上以与所述场氧化层208具有交叠区域。所述交叠区域的宽度介于所述场氧化层208宽度的1/4～3/4之间。所述栅氧化层206的厚度介于100埃～200埃之间，所述栅极层207为n型多晶硅层，所述n型多晶硅层的厚度介于2000埃～3000埃之间。任一所述开关晶体管20的栅极、源极及漏极均分别通过打线引出,形成源引出线209、漏引出线210及栅引出线211。由于各个开关晶体管20经所述深沟槽独立隔离，每个所述开关晶体管20都可以单独作为不同的驱动电路，并且相互之间不受影响。
如上所述，本实用新型的soi开关阵列结构，具有以下有益效果：
本实用新型利用的soi衬底加上深槽隔离结构104形成的天然隔离，在一个芯片上可以制作出多个开关晶体管20(如mosfet元器件)，形成开关阵列结构。本实用新型可以用于多个小型的电机驱动或者多路功率输出控制，具有驱动电压低，静态功耗低，驱动效率高等优点。本实用新型采用单芯片就可以替换市场上的多个分立功率mos的作为输出的方案。
本实用新型利用soi衬底和深槽隔离技术,将所有的单个器件经行全隔离，由于每个开关器件都是全隔离,即使是感性负载,也可以很好的做到受控电路不影响其他路的电路。
所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
1.一种soi开关阵列结构，其特征在于，所述soi开关阵列结构包括：
soi衬底，包括硅衬底、绝缘层以及顶硅层；
开关阵列，包括形成在所述顶硅层上的呈阵列排布的多个开关晶体管；
深槽隔离结构，位于任意相邻的两开关晶体管之间，以将所述开关阵列中的各个开关晶体管独立隔离，所述深槽隔离结构包括贯穿所述顶硅层的深沟槽以及填充于所述深沟槽内的隔离材料层。
2.根据权利要求1所述的soi开关阵列结构，其特征在于：任一所述开关晶体管的栅极、源极及漏极均分别通过打线引出。
3.根据权利要求1所述的soi开关阵列结构，其特征在于：所述深槽隔离结构的宽度介于2微米～5微米之间。
4.根据权利要求1所述的soi开关阵列结构，其特征在于：所述绝缘层的厚度介于0.5微米～2微米之间。
5.根据权利要求1所述的soi开关阵列结构，其特征在于：所述顶硅层为p型掺杂，其厚度介于3微米～10微米之间。
6.根据权利要求1所述的soi开关阵列结构，其特征在于：所述开关晶体管包括：
p型体区，形成于所述顶硅层中；
n型漂移区，形成于所述顶硅层中，其一侧并与所述p型体区横向连接；
n型源区，形成于所述n型体区中；
p型重掺杂接触区，形成于所述p型体区中；
n型漏区，形成于所述n型漂移区中；
场氧化层，形成于所述n型超结体区中；
栅氧化层，横跨于所述n型源区及所述n型漂移区之间；
栅极层，形成于所述栅氧化层上。
7.根据权利要求6所述的soi开关阵列结构，其特征在于：所述开关晶体管还包括场氧化层，形成于所述n型漂移区中，所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域。
8.根据权利要求7所述的soi开关阵列结构，其特征在于：所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
9.根据权利要求6所述的soi开关阵列结构，其特征在于：所述栅氧化层的厚度介于100埃～200埃之间，所述栅极层为n型多晶硅层，所述n型多晶硅层的厚度介于2000埃～3000埃之间。
10.根据权利要求1所述的soi开关阵列结构，其特征在于：所述soi开关阵列结构的工作电压介于20v～200v之间，驱动电流介于50ma～3a之间。
技术总结