本实用新型涉及电子电路设计技术领域，具体涉及一种四通道fmc采集子卡。
背景技术：
fmc采集板卡是一种通用的板卡模块，旨在为基础板(载卡)上的fpga提供标准的夹层板尺寸、连接器和模块接口，通过这种方式将i/o接口与fpga分离，不仅简化了i/o接口模块设计，同时还最大化了载卡的重复利用率。fmc连接器还具有数据吞吐量大，空间占用少，兼容性和稳定性强等优势，目前已成为fpga领域为板卡扩展高速i/o口的首选标准。但现有的fmc采集板卡其模拟输入通道数较少、采集精度不高，且连接至fpga后系统整体延迟较高，不能有效支持板上可编程采样时钟和外部参考时钟。
技术实现要素：
本实用新型针对现有技术存在的不足，提供一种四通道fmc采集子卡，其应用时，支持四路模拟信号输入，且连接至fpga后可最大化降低系统延迟，同时支持板上可编程采样时钟和外部参考时钟。
本实用新型通过以下技术方案实现：
一种四通道fmc采集子卡，包括fmc连接器、ad模块、时钟模块和电源模块，所述ad模块设有两个，每个ad模块具有两个模拟输入端，ad模块输出端与fmc连接器对接，所述时钟模块设有外部参考时钟输入端，同时，其分别与ad模块和fmc连接器进行时钟对接，其中：
ad模块用于接收模拟输入并转为数字信号传输至fmc连接器，同时接收时钟信号，提供同步支持；
时钟模块用于向ad模块和fmc连接器提供内部或外部参考时钟，并支持内外参考时钟切换；
fmc连接器用于对接后端电路，并将ad模块传输的数字信号及时钟模块提供的时钟信号传至后端电路；
电源模块为ad模块和时钟模块提供工作电源。
优选地，所述ad模块采用ad9680型模数转换器，其内置有时钟分频器。
优选地，所述ad模块的模拟输入端设有前端调理电路，用于将模拟输入信号耦合至ad模块的模拟输入端。
优选地，所述时钟模块为hmc7044型锁相环时钟芯片，其内部vcxo晶振采用cvhd-950型晶振。
优选地，所述时钟模块与ad模块之间设有采样时钟交流耦合电路。
优选地，所述电源模块包括相互连接的ltm4644型电源芯片和ldotps7a8300型电源芯片。
优选地，所述fmc连接器为asp-134488-01型连接器。
本实用新型具有如下的优点和有益效果：
1、本实用新型一种四通道fmc采集子卡，可同时支持四路模拟信号的输入，采样率高，输入带宽较宽。
2、本实用新型一种四通道fmc采集子卡，可同时支持板上可编程采样时钟和外部参考时钟。
3、本实用新型一种四通道fmc采集子卡，连接使用时可最大化降低系统延迟。
附图说明
此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：
图1为本实用新型的结构示意图；
图2为实施例中的前端调理电路图；
图3为实施例中的采样时钟交流耦合电路；
图4为实施例中的时钟模块设计框图；
图5为实施例中ad模块的电源种类及功耗图；
图6为实施例中的电源模块设计框图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。
实施例
如图1所示，一种四通道fmc采集子卡，包括fmc连接器、ad模块、时钟模块和电源模块，所述ad模块设有两个，每个ad模块具有两个模拟输入端，ad模块输出端与fmc连接器对接，所述时钟模块设有外部参考时钟输入端，同时，其分别与ad模块和fmc连接器进行时钟对接，其中：
ad模块用于接收模拟输入并转为数字信号传输至fmc连接器，同时接收时钟信号，提供同步支持；
时钟模块用于向ad模块和fmc连接器提供内部或外部参考时钟，并支持内外参考时钟切换；
fmc连接器用于对接后端电路，并将ad模块传输的数字信号及时钟模块提供的时钟信号传至后端电路；
电源模块为ad模块和时钟模块提供工作电源。
fmc连接器为asp-134488-01型连接器。
ad模块采用ad9680型模数转换器，其内置有时钟分频器。该双通道ad模块内核采用多级、差分流水线架构，并集成了输出纠错逻辑。每个ad模块均具有宽带宽输入，支持可选的各种输入范围。集成基准电压源可简化设计。模拟输入和时钟信号均为差分输入信号。每个ad模块数据输出均内部连接至两个数字下变频器(ddc)。每个ddc均含有四个级联信号处理级：一个12位频率转换器(nco)和四个半带抽取滤波器。ad9680还能够简化通信接收机的自动增益控制(agc)。利用ad模块的快速检测输出位，可编程阈值检测器可以监控输入信号功率。若输入信号电平超过可编程阈值，快速检测指示器就会变为高。阈值指示器的延迟极短，因此用户能够快速调低系统增益，从而避免ad模块输入端出现超量程现象。jesd204b高速串行输出可配置为1、2或4通道，具体取决于ddc配置和接收逻辑器件的可接受通道速率。通过sysref±和syncinb±输入引脚，可提供多器件同步支持。
ad模块的模拟输入端设有如图2所示的前端调理电路，用于将模拟输入信号耦合至ad模块的模拟输入端。ad9680的模拟输入端是一个差分缓冲器。缓冲器的内部共模电压为2.05v。输入电路根据时钟信号在采样模式和保持模式之间切换。当输入电路切换到采样模式时，信号源必须能够对采样电容充电，并且在半个时钟周期内完成建立。每个输入端都串联一个小电阻，帮助降低从驱动源输出级注入的峰值瞬态电流。此外，输入端的每一侧可以使用低q电感或铁氧体磁珠，以减小模拟输入端的高差分电容，从而实现ad模块的最大带宽。在高中频(if)下驱动转换器前端时，必须使用低q电感或铁氧体磁珠。输入端可以使用一个差分电容或两个单端电容，以提供匹配的无源网络。这最终会在输入端形成一个低通滤波器，用来限制无用的宽带噪声。因为大部分放大器的噪声性能不足以实现ad9680的真正性能，所以输入配置中采用差分变压器耦合。对于中低频率，使用双巴伦或双变压器网络，以便实现ad9680的最佳性能。
时钟模块为hmc7044型锁相环时钟芯片，其内部vcxo晶振采用cvhd-950型晶振。hmc7044是一款高性能双环路整数n分频抖动衰减器，能够选择参考并生成超低相位噪声的频率，支持配有并行或串行(jesd204b型)接口的高速数据转换器。芯片特性如下：
超低rms抖动：典型值：44fs(12khz至20mhz，2457.6mhz)；
噪底：-156dbc/hz(2457.6mhz)；
低相位噪声：-141.7dbc/hz(800khz时，983.04mhz输出)；
jesd204b兼容系统参考(sysref)脉冲；
25ps模拟延迟和1/2vco周期数字延迟，14个时钟输出通道各自都能对延迟进行编程；
sysref有效中断可简化jesd204b同步。
hmc7044可产生最多7对dclk和sysref，符合jesd204b接口要求。通过选择适当的输出分频值，可实现频率调节。hmc7044的独特特性之一是对14个通道分别进行独立灵活的相位管理。综合使用分频器基于周跳、数字/粗调和模拟/微调延迟调节，则各通道可编程设置不同的相位失调。相位调节能力让设计人员偏移电路板传播时间延迟变化据转换器采样窗口匹配，并应对jesd204b的同步难题。hmc7044输出信号路径的设计确保相位调节电路导通时，相位调节步进是线性的，以及噪声干扰最小。
jesd204b系统设计的关键挑战之一是保证系统从fpga或dfe到adc和dac，通过大型时钟树的数据转换器帧一致同步；该时钟树可能由多个时钟生成和分配ic组成。hmc7044经过专门设计，具有可以应对这些挑战的特性。使用sysref有效中断故障功能，可以减少fpga中的等待时间延迟。当所有计数器置位且输出位于所需相位时，hmc7044通过其gpo端口拉高此标志。另外，外部基于参考信号的同步功能(pll2sync或仅在扇出模式下的rfsync)可同步多个器件，也就是说，它可以确保所有时钟输出从同一个上升沿开始。以确定性延迟的方式对sysref控制单元进行相位校准，然后采用所需要的新相位重启输出分频器即可完成该操作。
hmc7044的设计框图如图4所示，hmc7044提供adc采样时钟和jesd204b的sysref信号。支持内外参考时钟切换，内部vcxo晶振采用crystek公司的cvhd-950，hmc7044使用的是双pll，pll2输出使用的是内部vco，频率范围为2.4ghz～3.2ghz，ad9680的采样率最大为1ghz，因此，hmc7044的选择的pll2的输入参考频率为50mhz，需将vco倍频至3ghz即可分频输出1ghz采样时钟。
时钟模块与ad模块之间设有采样时钟交流耦合电路。为了充分发挥芯片的性能，应利用一个差分信号作为ad9680采样时钟输入端(clk 和clk-)的时钟信号。通常，应使用变压器或时钟驱动器将该信号交流耦合到clk 引脚和clk-引脚。clk 和clk-引脚有内部偏置，无需其它偏置。本设计中直接将差分lvpecl电平时钟通过采样时钟交流耦合电路交流耦合到采样时钟输入引脚，具体如图3所示。hmc7044时钟的驱动能力足够，因此不用使用差分驱动器，也不会带入多余噪声。另外，高速、高分辨率ad模块对时钟输入信号的质量非常敏感。当孔径抖动可能影响ad9680的动态范围时，应将时钟输入信号视为模拟信号。将时钟驱动器电源与ad模块输出驱动器电源分离，以免在时钟信号内混入数字噪声。
ad9680的电源种类及功耗如图5所示，ad9680必须由以下7个电源供电：avdd1＝1.25v，avdd2＝2.5v，avdd3＝3.3v，avdd1_sr＝1.25v，dvdd＝1.25v，drvdd＝1.25v，spivdd＝1.25v。无需在任何情况下都将所有电源域分离。如果仅有一个1.25v电源可用，应先连接到avdd1，然后分接出来，并用铁氧体磁珠或滤波扼流圈及去耦电容隔离，再按顺序连接到avdd1_sr、spivdd、dvdd和drvdd。用户可以使用多个不同的去耦电容以适用于高频和低频。去耦电容必须放置在接近pcb入口点和接近器件的位置，尽可能地缩短走线长度。
如图6所示，电源模块包括相互连接的ltm4644型电源芯片和ldotps7a8300型电源芯片，外部 12v通过dc-dc电源芯片ltm4644转换为 3.6v、2.8v、1.8v，用于模拟电源的转换，外部 3.3vd通过ltc4644转换为1.5v；3.6v、2.8v、1.5v通过ldotps7a8300转给adc芯片和时钟芯片的供电电压，1.8v为整板数字电源。四通道fmc采集子卡的电源主要分布在adc和时钟芯片，为提高采样指标整版电源均由ldo提供。整版有效功耗约为10w。为提高效率，电路设计时会有电源的二次转换。
模拟电源分别有 1.25va， 1.25vd， 2.5va， 3.3va， 3.3vc，使用的ldo都为tps7a8300。ldo电源芯片tps7a8300特性如下：
输入电压范围：1.1v至6.5v；
低压差输入：125mv；
最大输出电流：2a；
超低噪声，高psrr、rf线性稳压器；
固定输出电压选项：1.2v、1.5v、2.0v、2.5v、3.0v、3.3v。
板上具体电源需求及功能如下表所示：
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
1.一种四通道fmc采集子卡，其特征在于，包括fmc连接器、ad模块、时钟模块和电源模块，所述ad模块设有两个，每个ad模块具有两个模拟输入端，ad模块输出端与fmc连接器对接，所述时钟模块设有外部参考时钟输入端，同时，其分别与ad模块和fmc连接器进行时钟对接，其中：
ad模块用于接收模拟输入并转为数字信号传输至fmc连接器，同时接收时钟信号，提供同步支持；
时钟模块用于向ad模块和fmc连接器提供内部或外部参考时钟，并支持内外参考时钟切换；
fmc连接器用于对接后端电路，并将ad模块传输的数字信号及时钟模块提供的时钟信号传至后端电路；
电源模块为ad模块和时钟模块提供工作电源。
2.根据权利要求1所述的一种四通道fmc采集子卡，其特征在于，所述ad模块采用ad9680型模数转换器，其内置有时钟分频器。
3.根据权利要求2所述的一种四通道fmc采集子卡，其特征在于，所述ad模块的模拟输入端设有前端调理电路，用于将模拟输入信号耦合至ad模块的模拟输入端。
4.根据权利要求1所述的一种四通道fmc采集子卡，其特征在于，所述时钟模块为hmc7044型锁相环时钟芯片，其内部vcxo晶振采用cvhd-950型晶振。
5.根据权利要求1或4所述的一种四通道fmc采集子卡，其特征在于，所述时钟模块与ad模块之间设有采样时钟交流耦合电路。
6.根据权利要求1所述的一种四通道fmc采集子卡，其特征在于，所述电源模块包括相互连接的ltm4644型电源芯片和ldotps7a8300型电源芯片。
7.根据权利要求1所述的一种四通道fmc采集子卡，其特征在于，所述fmc连接器为asp-134488-01型连接器。
技术总结