本技术涉及集成电路，特别是涉及一种半导体器件、存储结构、存储器及其制备方法。
背景技术：
1、随着科学技术的发展，半导体领域对动态随机存取存储器(dynamic randomaccess memory，dram)器件的需求与日俱增。传统平面dram器件已经难以满足集成电路尺寸进一步微缩的要求，如何在更小面积上实现更高的存储密度是先进技术发展的关键。
2、垂直氧化物沟道3d dram器件是一种新型的三维堆叠dram器件。其利用沟道材料将多层晶体管器件连接起来，从而实现存储密度的提高。然而，上述结构会导致上下两层晶体管可以通过沟道材料连接，从而产生寄生晶体管，增大器件漏电流，降低其良率。
技术实现思路
1、基于此，有必要针对上述背景技术中的问题，提供一种半导体器件、存储结构、存储器及其制备方法，将通过沟道材料连接的上下两层晶体管分开，以去除寄生晶体管，减小甚至避免漏电流的产生，提高dram器件的工作效率。
2、为实现上述目的及其他相关目的，本技术的一方面提供一种半导体器件，包括至少两个沿目标方向叠置的目标单元结构，目标单元结构包括导电部、栅极结构及目标沟道层；栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿导电部的厚度方向贯穿其正上方的导电部，水平部位于沿厚度方向相邻的导电部之间且与其正上方的凸出部连接；目标方向为导电部的厚度方向；目标沟道层周向环绕凸出部的外侧壁。
3、于上述实施例中的半导体器件中，目标沟道层未覆盖栅极结构中的水平部的侧表面，即水平部沿第二方向相对两侧的表面和沿第一方向相对两侧的表面均未形成目标沟道层，凸出部的侧壁形成有目标沟道层；因此，在栅极结构中的凸出部和目标沟道层可以用于形成同一个晶体管，当多个栅极结构沿厚度方向叠置时，一个栅极结构的水平部会与相邻栅极结构的凸出部电连接，但由于相邻两个凸出部之间的水平部的侧壁上未覆盖目标沟道层，因此，上下层相邻的两个晶体管间的连接被断开，之间并不存在寄生晶体管，本技术提出的半导体器件可以去除垂直氧化物沟道3d dram器件中沿厚度方向相邻的两个晶体管之间的沟道材料，并保留晶体管侧壁的沟道材料，进而避免晶体管之间寄生晶体管的产生，减小漏电流，从而提高晶体管的工作效率，提升垂直氧化物沟道器件的良率。
4、在其中一些实施例中，凸出部的底面位于水平部的顶面的中部。
5、在其中一些实施例中，水平部的厚度大于凸出部沿第二方向的长度，及/或水平部的厚度大于凸出部沿第一方向的长度；其中，第二方向与第一方向相交。
6、在其中一些实施例中，栅极结构包括栅导电层和栅介质层，栅导电层包括栅凸出部及栅水平部；栅介质层位于栅导电层的目标侧表面，目标侧表面至少包括栅凸出部的外侧壁。
7、在其中一些实施例中，目标侧表面为栅凸出部外侧壁。
8、在其中一些实施例中，目标侧表面为栅凸出部外侧壁，及栅水平部的至少部分外表面。
9、在其中一些实施例中，导电部的材料选自铜、钨、铝、铜合金和其组合。
10、在其中一些实施例中，栅导电层的材料选自铟锡氧化物、多晶硅、铜、钨、铝、铜合金、钛、氮化钛、氮化钮、氮化钽和其组合。
11、在其中一些实施例中，栅介质层的材料选自二氧化铪、二氧化锆、二氧化钛、氧化铝和其组合。
12、在其中一些实施例中，目标沟道层的材料选自铟镓锌氧化物、铟锌氧化物、过渡金属、过渡金属氧化物和其组合。
13、在其中一些实施例中，半导体器件还包括位线结构，其位于导电部的第一端。
14、在其中一些实施例中，半导体器件还包括电容结构，其环绕导电部的第二端；其中，第一端及第二端为导电部沿第二方向的相对两端。
15、在其中一些实施例中，半导体器件还包括公共位线，其位于电容结构沿第一方向的一侧，并与位线结构电连接。
16、本技术的另一方面提供一种存储结构，包括沿第二方向相邻的两个本技术实施例中任一项所述的半导体器件；其中，沿第二方向相邻的两个目标单元结构共用位线结构。
17、于上述实施例中的存储结构中，沿厚度方向相邻的两个存储结构之间不具有电连接，即未通过沟道材料连接。因此，本技术提供的存储结构能够减小甚至避免沿厚度方向相邻的两个目标单元结构之间的寄生晶体管，从而减小了垂直氧化物沟道dram器件的漏电流，进而提高了器件的良率。
18、本技术的又一方面提供一种存储器，包括衬底以及位于衬底上的叠层结构，叠层结构包括沿衬底的厚度方向层叠的目标层，目标层包括沿第一方向间隔排布的本技术实施例中所述的存储结构；存储结构中，两个目标单元结构位于共用的位线结构沿第二方向的相对两侧。
19、于上述实施例中的存储器中，通过于衬底上的叠层结构中采用如本技术实施例中所述的存储结构，从而能够断开沿厚度方向相邻的两个晶体管之间的电连接，从而避免相邻两个晶体管之间产生寄生晶体管，进而减小存储器所在器件的漏电流。
20、在其中一些实施例中，同一目标层中的目标单元结构共用一位线结构，不同目标层中的位线结构相互绝缘。
21、在其中一些实施例中，位线结构沿第一方向延伸，存储器还包括与目标层对应设置的公共位线，公共位线位于叠层结构的同侧，公共位线沿第二方向延伸，沿厚度方向相邻的公共位线相互绝缘。
22、本技术的还一方面提供一种电子设备，包括本技术实施例中任一项所述的存储器。
23、本技术的再一方面提供一种存储器的制备方法，包括：提供衬底；于衬底上形成堆叠结构，堆叠结构包括沿衬底的厚度方向交替叠置的介电层及导电层，介电层与衬底相邻；导电层用于形成导电部；于堆叠结构内形成暴露出衬底的目标沟槽，目标沟槽包括沿厚度方向顺序排布且相互连通的多个栅极沟槽；于栅极沟槽内依次形成栅极结构以及目标沟道层；其中，栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿厚度方向贯穿其正上方的导电层，水平部位于沿厚度方向相邻的导电层之间且与其正上方的凸出部连接；目标沟道层周向环绕凸出部的外侧壁。
24、于上述实施例中的存储器的制备方法中，目标沟道层覆盖凸出部的全部侧壁，且覆盖水平部的部分顶面及部分底面，但未覆盖水平部的侧壁。因此，在器件工作时，虽然沿厚度方向相连的晶体管中，栅极结构之间存在电连接，但由于两者的目标沟道层之间断开了连接，所以在相邻晶体管之间不存在寄生晶体管，从而减小了漏电流。另外，由于目标沟槽的形状与栅导电层的形状相同，且栅极结构包括凸出部及与凸出部的底面连接的水平部，因此，在形成目标沟道层时，便于得到水平部的侧壁不覆盖目标沟道层的结构，即形成目标沟道层的工艺较为简单，从而能够在减小寄生晶体管的同时，优化器件制备工艺，以提高器件性能。
25、在其中一些实施例中，栅极结构包括栅导电层和栅介质层，栅导电层包括栅凸出部及栅水平部；栅介质层位于栅导电层的目标侧表面，目标侧表面至少包括栅凸出部的外侧壁。
26、在其中一些实施例中，目标沟槽的内表面还覆盖有初始沟道层；形成目标沟道层的方法包括：去除初始沟道层位于水平部沿第一方向相对两侧的部分，剩余的初始沟道层形成中间沟道层；去除中间沟道层位于水平部沿第二方向相对两侧的部分，剩余的中间沟道层形成目标沟道层；其中，第二方向与第一方向相交。
27、在其中一些实施例中，形成中间沟道层，包括：于堆叠结构中形成沿第二方向延伸的第一沟槽及第二沟槽，并去除初始沟道层位于水平部沿第一方向相对两侧的部分，第一沟槽与第二沟槽位于栅导电层沿第一方向的相对两侧，第一沟槽与第二沟槽沿第一方向的距离小于水平部沿第一方向的长度，且大于凸出部沿第一方向的长度，剩余的初始沟道层形成中间沟道层。
28、在其中一些实施例中，采用干法刻蚀工艺形成第一沟槽及第二沟槽。
29、在其中一些实施例中，形成目标沟道层，包括：于栅导电层沿第二方向相对两侧的介电层中形成沿第一方向延伸的第三沟槽及第四沟槽，以暴露出位于所述水平部沿所述第二方向相对两侧的所述中间沟道层；第三沟槽与第四沟槽沿第二方向的间距等于目标间距，目标间距为水平部沿第二方向相对两侧的中间沟道层的外侧壁的间距第二方向；经由所述第三沟槽及所述第四沟槽刻蚀并去除部分所述中间沟道层，剩余的中间沟道层形成目标沟道层。
30、在其中一些实施例中，采用干法刻蚀工艺形成第三沟槽及第四沟槽；采用湿法刻蚀工艺经由所述第三沟槽及所述第四沟槽刻蚀并去除部分所述中间沟道层。
31、在其中一些实施例中，形成目标沟槽，包括：基于堆叠结构形成多个沿第一方向交替排布的半导体柱及隔离结构，半导体柱包括沿厚度方向交替层叠的介电柱及导电部，介电柱与衬底相邻；于半导体柱内形成沿厚度方向延伸的初始沟槽，初始沟槽暴露出衬底，初始沟槽沿第一方向的长度小于导电部沿第一方向的长度；经由初始沟槽，沿第二方向及第一方向刻蚀介电层及隔离结构，以形成目标沟槽。
32、在其中一些实施例中，形成初始沟槽，包括：采用干法刻蚀工艺沿厚度方向刻蚀半导体柱，以形成初始沟槽，保留于隔离结构沿第一方向相对侧壁的部分导电部形成阻挡层。
33、在其中一些实施例中，形成目标沟槽，包括：沿厚度方向刻蚀堆叠结构，以形成暴露出衬底的初始沟槽；经由初始沟槽，沿第二方向及第一方向刻蚀介电层，以形成目标沟槽。
34、在其中一些实施例中，于栅极沟槽内依次形成栅极结构以及目标沟道层，包括：于栅极沟槽的内表面形成初始沟道层；于初始沟道层的表面形成介质材料层；于栅极沟槽内形成栅导电层，初始沟道层、介质材料层及栅导电层共同填满栅极沟槽；沿厚度方向刻蚀堆叠结构，于堆叠结构中形成沿第二方向延伸的第一沟槽及第二沟槽，并去除介质材料层及初始沟道层中位于水平部沿第一方向相对两侧的部分，剩余的介质材料层形成栅介质层，剩余的初始沟道层形成中间沟道层；去除中间沟道层位于水平部沿第二方向相对两侧的部分，剩余的中间沟道层形成目标沟道层。
1.一种半导体器件，其特征在于，包括至少两个沿目标方向叠置的目标单元结构，所述目标单元结构包括导电部、栅极结构及目标沟道层；
2.根据权利要求1所述的半导体器件，其特征在于，所述凸出部的底面位于所述水平部的顶面的中部。
3.根据权利要求1所述的半导体器件，其特征在于，所述水平部的厚度大于所述凸出部沿第二方向的长度，和/或所述水平部的厚度大于所述凸出部沿第一方向的长度；其中，所述第二方向与所述第一方向相交。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述栅极结构包括栅导电层和栅介质层，所述栅导电层包括栅凸出部及栅水平部；所述栅介质层位于所述栅导电层的目标侧表面，所述目标侧表面至少包括所述栅凸出部的外侧壁。
5.根据权利要求4所述的半导体器件，其特征在于，所述目标侧表面为：
6.根据权利要求4所述的半导体器件，其特征在于，包括如下特征中至少一个：
7.根据权利要求3所述的半导体器件，其特征在于，还包括：
8.根据权利要求7所述的半导体器件，其特征在于，还包括：
9.一种存储结构，其特征在于，包括：
10.一种存储器，其特征在于，包括衬底，以及位于所述衬底上的叠层结构，所述叠层结构包括沿所述衬底的厚度方向层叠的目标层，所述目标层包括沿第一方向间隔排布的权利要求9所述的存储结构；所述存储结构中，两个所述目标单元结构位于共用的所述位线结构沿所述第二方向的相对两侧。
11.根据权利要求10所述的存储器，其特征在于，同一所述目标层中的所述目标单元结构共用一所述位线结构；不同所述目标层中的所述位线结构相互绝缘。
12.根据权利要求11所述的存储器，其特征在于，所述位线结构沿所述第一方向延伸，所述存储器还包括与所述目标层对应设置的公共位线，所述公共位线位于所述叠层结构的同侧，所述公共位线沿所述第二方向延伸，沿所述厚度方向相邻的所述公共位线相互绝缘。
13.一种电子设备，其特征在于，包括：
14.一种存储器的制备方法，其特征在于，包括：
15.根据权利要求14所述的存储器的制备方法，其特征在于，所述栅极结构包括栅导电层和栅介质层，所述栅导电层包括栅凸出部及栅水平部；所述栅介质层位于所述栅导电层的目标侧表面，所述目标侧表面至少包括所述栅凸出部的外侧壁。
16.根据权利要求15所述的存储器的制备方法，其特征在于，所述目标沟槽的内表面还覆盖有初始沟道层；形成所述目标沟道层的方法包括：
17.根据权利要求16所述的存储器的制备方法，其特征在于，形成所述中间沟道层，包括：
18.根据权利要求17所述的存储器的制备方法，其特征在于，采用干法刻蚀工艺形成所述第一沟槽及所述第二沟槽。
19.根据权利要求16-18任一项所述的存储器的制备方法，其特征在于，形成所述目标沟道层，包括：
20.根据权利要求19所述的存储器的制备方法，其特征在于，采用所述干法刻蚀工艺形成所述第三沟槽及所述第四沟槽；采用湿法刻蚀工艺经由所述第三沟槽及所述第四沟槽刻蚀并去除部分所述中间沟道层。
21.根据权利要求16-18任一项所述的存储器的制备方法，其特征在于，形成所述目标沟槽，包括：
22.根据权利要求21所述的存储器的制备方法，其特征在于，形成所述初始沟槽，包括：
23.根据权利要求17或18所述的存储器的制备方法，其特征在于，形成所述目标沟槽，包括：
24.根据权利要求23所述的存储器的制备方法，其特征在于，所述于所述栅极沟槽内依次形成栅极结构以及目标沟道层，包括：
