本技术涉及集成电路，特别是涉及一种半导体器件及其制备方法、存储器、电子设备。
背景技术：
1、随着科学技术的发展，半导体领域对动态随机存取存储器(dynamic randomaccess memory，dram)器件的需求与日俱增。传统平面dram器件已经难以满足集成电路尺寸进一步微缩的要求，3d dram正成为大家研究的焦点。
2、垂直氧化物沟道3d dram器件是一种新型的三维堆叠dram器件。其利用沟道材料将多层晶体管器件连接起来，从而实现存储密度的提高。然而，垂直氧化物沟道3d dram器件的制备难度较大，因此，亟需提供一种半导体器件的制备方法，以优化其制备工艺，并提高其良率。
技术实现思路
1、基于此，有必要针对上述背景技术中的问题，提供一种半导体器件及其制备方法、存储器、电子设备，以优化垂直氧化物沟道3d dram器件的制备工艺，在降低其工艺难度的同时，提高器件的工作效率及良率。
2、为实现上述目的及其他相关目的，本技术的一方面提供一种半导体器件的制备方法，包括：提供衬底并于衬底上形成堆叠结构，堆叠结构包括沿衬底的厚度方向交替叠置的介电层及牺牲层，介电层与衬底相邻；基于堆叠结构形成多个沿第一方向间隔排布的初始半导体柱，以及形成多个沿第一方向间隔排布的基准字线沟槽；其中，初始半导体柱包括沿厚度方向交替层叠的介电部及牺牲部，基准字线沟槽暴露出部分衬底；去除牺牲部，并将牺牲部替换为导电部；其中，沿厚度方向交替层叠的介电部与导电部用于构成目标半导体柱；基于基准字线沟槽形成目标字线沟槽，以于目标字线沟槽内形成目标字线结构。
3、于上述实施例中的半导体器件的制备方法中，通过先形成包括交替叠置的介电层及牺牲层的堆叠结构，再基于堆叠结构形成多个沿第一方向间隔排布的初始半导体柱以及基准字线沟槽，然后将牺牲部替换为导电部，从而形成沿厚度方向交替层叠的介电部与导电部，以降低初始半导体柱以及基准字线沟槽的刻蚀难度。在半导体制备工艺中，刻蚀介电部与导电部交替层叠的结构不仅刻蚀速度慢、刻蚀效果差，而且在芯片工厂中刻蚀上述结构需要额外设置刻蚀参数以及其他刻蚀准备工作，本技术通过先形成包括交替叠置的介电层及牺牲层的堆叠结构，在堆叠结构中进行刻蚀，然后，再将堆叠结构中的牺牲部替换为导电部，能够改善堆叠结构的刻蚀效果，降低刻蚀难度，并且牺牲层可选用较易刻蚀或工厂中使用较为频繁、工艺较成熟的材料，从而降低工艺成本，并提升器件的性能。
4、在其中一些实施例中，初始半导体柱沿第二方向延伸；其中，第二方向与第一方向相交；形成初始半导体柱以及基准字线沟槽，包括：基于堆叠结构形成多个沿第一方向间隔排布的初始半导体柱；沿第二方向侧向刻蚀初始半导体柱，以使得牺牲部沿第二方向的一侧超出介电部沿第二方向的一侧；于初始半导体柱沿第二方向的一侧的表面上形成支撑层；于初始半导体柱内形成基准字线沟槽。
5、在其中一些实施例中，形成初始半导体柱以及基准字线沟槽，包括：于堆叠结构内形成多个沿第一方向排布的基准字线沟槽；沿第二方向侧向刻蚀堆叠结构，以使得牺牲层沿第二方向的一侧超出介电层沿第二方向的一侧；于堆叠结构沿第二方向的一侧的表面上形成支撑层；基于堆叠结构形成多个沿第一方向间隔排布的初始半导体柱，基准字线结构位于初始半导体柱内；其中，第二方向与第一方向相交。
6、在其中一些实施例中，介电部的材料包括氧化物；牺牲部的材料选自氮化物、多晶硅和其组合；导电部的材料选自铜、钨、铝、铜合金和其组合。
7、在其中一些实施例中，基准字线沟槽内形成有字线材料层；形成目标字线沟槽，还包括：去除字线材料层；经由基准字线沟槽沿第一方向及第二方向刻蚀介电部和导电部，以形成目标字线沟槽；目标字线沟槽包括沿厚度方向依序排布且相互连通的多个栅极沟槽。
8、在其中一些实施例中，形成目标字线结构，包括：于栅极沟槽内依次形成栅极结构以及目标沟道层，目标字线结构包括沿厚度方向依序排布的多个栅极结构；其中，栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿厚度方向贯穿其正上方的导电部，水平部位于沿厚度方向相邻的导电部之间且与其正上方的凸出部连接；目标沟道层周向环绕凸出部的外侧壁。
9、在其中一些实施例中，栅极结构包括栅导电层和栅介质层，栅导电层包括栅凸出部及栅水平部；栅介质层位于栅导电层的目标侧表面，目标侧表面至少包括栅凸出部的外侧壁。
10、在其中一些实施例中，目标字线沟槽的内表面还覆盖有初始沟道层；形成目标沟道层的方法包括：去除初始沟道层位于水平部沿第一方向相对两侧的部分，剩余的初始沟道层形成中间沟道层；去除中间沟道层位于水平部沿第二方向相对两侧的部分，剩余的中间沟道层形成目标沟道层；其中，第二方向与第一方向相交。
11、在其中一些实施例中，形成中间沟道层，包括：于堆叠结构中形成沿第二方向延伸的第一沟槽及第二沟槽，并去除初始沟道层位于水平部沿第一方向相对两侧的部分，第一沟槽与第二沟槽位于栅导电层沿第一方向的相对两侧，第一沟槽与第二沟槽沿第一方向的距离小于水平部沿第一方向的长度，且大于凸出部沿第一方向的长度，剩余的初始沟道层形成中间沟道层。
12、在其中一些实施例中，采用干法刻蚀工艺形成第一沟槽及第二沟槽。
13、在其中一些实施例中，形成目标沟道层，包括：于栅导电层沿第二方向相对两侧的介电部中形成沿第一方向延伸的第三沟槽及第四沟槽，以暴露出位于水平部沿第二方向相对两侧的中间沟道层；第三沟槽与第四沟槽沿第二方向的间距等于目标间距，目标间距为水平部沿第二方向相对两侧的中间沟道层的外侧壁的间距；经由第三沟槽及第四沟槽刻蚀并去除部分中间沟道层，剩余的中间沟道层形成目标沟道层。
14、在其中一些实施例中，采用干法刻蚀工艺形成第三沟槽及第四沟槽；采用湿法刻蚀工艺经由第三沟槽及第四沟槽刻蚀并去除部分中间沟道层。
15、在其中一些实施例中，形成导电部之后，形成目标字线沟槽之前，还包括：于导电部沿第二方向的第一端形成电容结构，电容结构环绕导电部。
16、在其中一些实施例中，导电部沿第二方向与第一端相对的第二端还形成有位线结构，沿第一方向相邻的导电部共用位线结构，沿厚度方向相邻的位线结构相互绝缘；位线结构沿第一方向的一侧还形成有公共位线，公共位线沿第二方向延伸，沿厚度方向相邻的公共位线相互绝缘；形成目标字线结构之后，还包括：于电容结构的顶部、目标字线结构的顶部以及公共位线的顶部形成金属接触层。
17、本技术的另一方面提供一种半导体器件，其采用本技术实施例中任一项所述的半导体器件的制备方法制备而成，半导体器件包括衬底、多个沿第一方向排布的目标半导体柱及目标字线结构；目标半导体柱包括沿衬底的厚度方向交替层叠的介电部与导电部；其中，介电部与衬底相邻；目标字线结构位于目标半导体柱内且其底面与衬底邻接。
18、于上述实施例中的半导体器件中，采用本技术实施例中任一项所述的制备方法制备而得到的半导体器件，包括衬底、目标半导体柱、目标字线结构，目标半导体柱包括沿衬底的厚度方向交替层叠的介电部与导电部；能够在节省成本的同时，提高半导体器件的整体性能，以提升垂直氧化物沟道3d dram器件的良率。
19、在其中一些实施例中，导电部沿第二方向的一侧超出介电部沿第二方向的一侧；其中，第二方向与第一方向相交；半导体器件还包括支撑层，其位于目标半导体柱沿第二方向的一侧的表面上。
20、在其中一些实施例中，介电部的材料包括氧化物；导电部的材料选自铜、钨、铝、铜合金和其组合。
21、在其中一些实施例中，目标字线结构包括沿厚度方向依序排布的多个栅极结构；栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿导电部的厚度方向贯穿其正上方的导电部，水平部位于沿厚度方向相邻的导电部之间且与其正上方的凸出部连接。
22、在其中一些实施例中，半导体器件还包括目标沟道层，其周向环绕凸出部的外侧壁。
23、在其中一些实施例中，凸出部的底面位于水平部的顶面的中部。
24、在其中一些实施例中，水平部的厚度大于凸出部沿第二方向的长度。
25、在其中一些实施例中，水平部的厚度大于凸出部沿第一方向的长度。
26、在其中一些实施例中，栅极结构包括栅导电层和栅介质层，栅导电层栅凸出部及栅水平部；栅介质层位于栅导电层的目标侧表面，目标侧表面至少包括栅凸出部的外侧壁。
27、在其中一些实施例中，目标侧表面为栅凸出部外侧壁；或栅凸出部外侧壁，及栅水平部的至少部分外表面。
28、在其中一些实施例中，栅导电层的材料选自铟锡氧化物、多晶硅、铜、钨、铝、铜合金、钛、氮化钛、氮化钮、氮化钽和其组合。
29、在其中一些实施例中，栅介质层的材料选自二氧化铪、二氧化锆、二氧化钛、氧化铝和其组合。
30、在其中一些实施例中，目标沟道层的材料选自铟镓锌氧化物、铟锌氧化物、过渡金属、过渡金属氧化物和其组合。
31、在其中一些实施例中，半导体器件还包括电容结构，其环绕导电部。
32、在其中一些实施例中，半导体器件还包括位线结构；位线结构位于导电部沿第二方向的第二端且沿第一方向延伸，沿第一方向相邻的导电部共用位线结构，沿厚度方向相邻的位线结构相互绝缘。
33、在其中一些实施例中，半导体器件还包括公共位线，其位于位线结构沿第一方向的一侧且沿第二方向延伸，沿厚度方向相邻的公共位线相互绝缘。
34、在其中一些实施例中，半导体器件还包括金属接触层，其位于电容结构的顶部、目标字线结构的顶部以及公共位线的顶部。
35、本技术的又一方面提供一种存储器，包括沿第二方向相邻的两个本技术实施例中任一项所述的半导体器件；其中，沿第二方向相邻的两个半导体器件共用位线结构。
36、于上述实施例中的存储器中，通过采用沿第二方向相邻的两个本技术实施例中任一项所述的半导体器件，从而能够在节省成本的同时，提高半导体器件的整体性能，以提升垂直氧化物沟道3d dram器件的良率。
37、本技术的再一方面提供一种电子设备，其特征在于，包括本技术实施例中任一项所述的存储器。
1.一种半导体器件的制备方法，其特征在于，包括：
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述初始半导体柱沿第二方向延伸；其中，所述第二方向与所述第一方向相交；形成所述初始半导体柱以及所述基准字线沟槽，包括：
3.根据权利要求1所述的半导体器件的制备方法，其特征在于，形成所述初始半导体柱以及所述基准字线沟槽，包括：
4.根据权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，所述介电部的材料包括氧化物；所述牺牲部的材料选自氮化物、多晶硅和其组合；所述导电部的材料选自铜、钨、铝、铜合金和其组合。
5.根据权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，所述基准字线沟槽内形成有字线材料层；形成所述目标字线沟槽，还包括：
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，形成所述目标字线结构，包括：
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，所述栅极结构包括栅导电层和栅介质层，所述栅导电层包括栅凸出部及栅水平部；所述栅介质层位于所述栅导电层的目标侧表面，所述目标侧表面至少包括所述栅凸出部的外侧壁。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述目标字线沟槽的内表面还覆盖有初始沟道层；形成所述目标沟道层的方法包括：
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，形成所述中间沟道层，包括：
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，采用干法刻蚀工艺形成所述第一沟槽及所述第二沟槽。
11.根据权利要求8所述的半导体器件的制备方法，其特征在于，形成所述目标沟道层，包括：
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，采用干法刻蚀工艺形成所述第三沟槽及所述第四沟槽；采用湿法刻蚀工艺经由所述第三沟槽及所述第四沟槽刻蚀并去除部分所述中间沟道层。
13.根据权利要求1-3任一项所述的半导体器件的制备方法，其特征在于，形成所述导电部之后，形成所述目标字线沟槽之前，还包括：
14.根据权利要求13所述的半导体器件的制备方法，其特征在于，所述导电部沿所述第二方向与所述第一端相对的第二端还形成有位线结构，沿所述第一方向相邻的所述导电部共用所述位线结构，沿所述厚度方向相邻的所述位线结构相互绝缘；所述位线结构沿所述第一方向的一侧还形成有公共位线，所述公共位线沿所述第二方向延伸，沿所述厚度方向相邻的所述公共位线相互绝缘；形成所述目标字线结构之后，还包括：
15.一种半导体器件，其特征在于，采用权利要求1-14任一项所述的半导体器件的制备方法制备而成，所述半导体器件包括：
16.根据权利要求15所述的半导体器件，其特征在于，所述导电部沿第二方向的一侧超出所述介电部沿所述第二方向的一侧；其中，所述第二方向与所述第一方向相交；所述半导体器件还包括：
17.根据权利要求15或16所述的半导体器件，其特征在于，所述介电部的材料包括氧化物；所述导电部的材料选自铜、钨、铝、铜合金和其组合。
18.根据权利要求15或16所述的半导体器件，其特征在于，所述目标字线结构包括沿所述厚度方向依序排布的多个栅极结构；所述栅极结构包括凸出部及与所述凸出部的底面连接的水平部，所述凸出部沿所述导电部的厚度方向贯穿其正上方的所述导电部，所述水平部位于沿所述厚度方向相邻的所述导电部之间且与其正上方的所述凸出部连接。
19.根据权利要求18所述的半导体器件，其特征在于，还包括：
20.根据权利要求19所述的半导体器件，其特征在于，所述凸出部的底面位于所述水平部的顶面的中部。
21.根据权利要求20所述的半导体器件，其特征在于，所述水平部的厚度大于所述凸出部沿所述第二方向的长度，和/或所述水平部的厚度大于所述凸出部沿所述第一方向的长度。
22.根据权利要求21所述的半导体器件，其特征在于，所述栅极结构包括栅导电层和栅介质层，所述栅导电层包括栅凸出部及栅水平部；所述栅介质层位于所述栅导电层的目标侧表面，所述目标侧表面至少包括所述栅凸出部的外侧壁。
23.根据权利要求22所述的半导体器件，其特征在于，所述目标侧表面为：
24.根据权利要求22所述的半导体器件，其特征在于，包括如下特征中至少一个：
25.根据权利要求15或16所述的半导体器件，其特征在于，还包括：
26.根据权利要求25所述的半导体器件，其特征在于，还包括：
27.根据权利要求26所述的半导体器件，其特征在于，还包括：
28.根据权利要求27所述的半导体器件，其特征在于，还包括：
29.一种存储器，其特征在于，包括：
30.一种电子设备，其特征在于，包括：
