本发明书涉及一种集成电路及其制作方法，特别是涉及一种半导体结构及其制作方法。
背景技术：
1、随着集成电路技术的发展，具有不同开关元件的复合式半导体结构已成为组成集成电路的重要结构之一。而在复合式的半导体结构中，不同开关元件有提供不同临界电压的需求。各种开关元件的元件结构与尺寸各异，难以由单一制作工艺制作。
2、以晶体管元件为例，由于具有不同临界电压的晶体管元件，需要厚度尺寸不同的栅介电层。需使用各自不同的光刻蚀刻制作工艺来进行制备。然而随着复合式半导体结构的关键尺寸微缩，集成电路越来越密集，制作工艺步骤也日益复杂。如何整合各种不同开关元件的制作工艺，以降低制造成本，已成为本技术领域的重要的课题。
3、因此，有需要提供一种先进的半导体结构及其制作方法，来解决现有技术所面临的问题。
技术实现思路
1、根据本说明书的一实施例，其揭露一种半导体结构，此一半导体结构包括:一基材以及第一开关元件。第一开关元件位于基材的第一元件区域之中，且包括沟道区、第一栅极介电层、第一栅极层以及源极/漏极区。沟道区位于第一元件区域的凹室的底部。第一栅极介电层具有第一区域和第二区域，延伸进入凹室之中，第一区域具有第一厚度；第二区域具有第二厚度，且第一厚度小于第二厚度。第一栅极层位于第一栅介电层上方。源极/漏极区位于基材之中，并邻接栅极介电层。
2、根据本说明书的另一实施例，其揭露一种半导体结构的制作方法，此一半导体结构的制作方法包括下述步骤:在基材的第一元件区域中形成一个凹室，并于凹室底部形成一个沟道区。之后，形成第一栅介电层延伸进入凹室之中，使其具有一个第一区域和一个第二区域。其中，第一区域具有第一厚度；第二区域具有第二厚度，且第一厚度小于第二厚度。接着，在第一栅介电层上方形成第一栅极层；再位于基材之中形成源极/漏极区，并邻接栅极介电层。
3、根据本说明书的又一实施例，其揭露一种半导体结构，此一半导体结构包括:基材、第一晶体管以及第二晶体管。第一晶体管位于基材上，且包括第一栅极氧化层，其中第一栅极氧化层包括具有第一厚度的第一区域和具有一第二厚度的一第二区域。第二晶体管位于基材上，且包括具有第三厚度的第二栅极氧化层。第二厚度大于第一厚度，第一厚度大致等于第三厚度。
4、根据上述实施例，本说明书是在提供一种半导体结构及其制作方法。其是将制作具有较高临界电压的第一开关元件的第一栅介电层的制作工艺步骤，与制作具有较低高临界电压的第二晶体管的第二栅介电层的制作工艺步骤加以整合，进而降低半导体结构的制作工艺成本。
5、另外，在制作第一栅介电层的蚀刻制作工艺中，可以通过控制光致抗蚀剂的覆盖范围，来调整的第一栅介电层中不同区域的尺寸厚度，达到调变第一开关元件的临界电压的目的。
1.一种半导体结构，包括:
2.如权利要求1所述的半导体结构，其中该凹室由该基材的基材表面向下延伸至进入该基材中，且该第一区域具有第一顶面低于该基材表面。
3.如权利要求2所述的半导体结构，其中该第二区域具有第二顶面，且该第一栅极介电层包括弧形表面连接该第一顶面和该第二顶面。
4.如权利要求3所述的半导体结构，其中该第二顶面高于该基材表面。
5.如权利要求2所述的半导体结构，还包括第二开关元件，位于该基材的第二元件区域，且该第二开关元件包括第二栅极介电层，与该第一栅极介电层具有相同材料以及该第一厚度。
6.一种半导体结构的制作方法，包括:
7.如权利要求6所述的半导体结构的制作方法，其中形成该第一栅极介电层的步骤包括:
8.如权利要求6所述的半导体结构的制作方法，其中于该基材中形成该凹室的步骤，包括进行蚀刻制作工艺以移除一部分该基材，使该凹室由该基材的基材表面向下延伸至进入该基材中。
9.如权利要求8所述的半导体结构的制作方法，在形成该第二介电材料层之后，该第二介电材料层位于该第一区域中的部分，具有第一顶面低于该基材表面；该第二介电材料层位于该第二区域中的部分，具有第二顶面高于该基材表面。
10.如权利要求7所述的半导体结构的制作方法，其中蚀刻该第一介电层的步骤，包括移除位于该第一区域中的一部分该第一介电材料层，使一部分该基材从该开口暴露于外。
11.如权利要求10所述的半导体结构的制作方法，其中该第一厚度等于该第二介电材料层的厚度，该第二厚度等于该第一介电材料层和该第二介电材料层二者的加总厚度。
12.如权利要求6所述的半导体结构的制作方法，其中覆盖在该基材的第二元件区域上的一部分该第二介电材料层，作为第二开关元件的第二栅介电层。
13.一种半导体结构，包括:
14.如权利要求13所述的半导体结构，其中该第一晶体管为高压晶体管，该第二晶体管为低压晶体管(core device)。
15.如权利要求13所述的半导体结构，其中该第三厚度小于等于15埃米(angstrom，)。
16.如权利要求13所述的半导体结构，其中该第二晶体管为高压晶体管，该第一晶体管为输出/输入晶体管(i/o device)，其中该第三厚度小于等于25埃米。
17.如权利要求13所述的半导体结构，其中该第一晶体管具有漂移区，该第二晶体管具有轻掺杂区；其中该漂移区具有第一深度，该轻掺杂区具有第二深度；该第一深度大于该第二深度。
18.如权利要求13所述的半导体结构，其中该第一晶体管具有第一栅极，该第二晶体管具有第二栅极；该第一栅极和该第二栅极两者都包括金属导电材料或都包括非金属导电材料。
19.如权利要求13所述的半导体结构，其中该第一晶体管具有第一栅极，该第二晶体管具有第二栅极；该第一栅极包括非金属导电材料，且该第二栅极包括金属导电材料。
20.如权利要求13所述的半导体结构，其中该第二晶体管的第二栅极氧化层具有顶面，高于该基材的基材表面。
