本发明是有关适用于nor快闪存储器单元阵列的渐变/梯度(graded)通道金氧半导体场效电晶体(metal-oxide-semiconductor field effect transistor，mosfet)元件(device)，特别地，梯度通道mosfet元件可用来作为nor快闪存储器单元阵列中的存储器单元元件，以强化通道诱发三次电子(channel induced ternary electron，chitel)程序化效率及改善栅极长度少于100纳米(nanometer，nm)的存储器单元元件的短通道裕度(margin)。
背景技术：
1、半导体非挥发性存储器(nonvolatile memory，nvm)，尤其是电子可抹除可程序唯读存储器(electrical-erasable-programmable read-only memory，eeprom)，被广泛地应用于在电子设备(equipment)领域，从电脑、电子通讯硬体至消费性电器产品(consumerappliance)。一般而言，eeprom在非挥发性存储器领域的机制是即使系统关机之后，仍可保存固件(firmware)与数据，而且有需要的话，可改变所述多个固件与数据。
2、藉由将电荷载子(charge carrier)从金氧半导体场效电晶体元件的基板()注入至电荷储存层(charge-storage layer)来调整临界电压(threshold voltage)(元件on/off电压)，以储存数据至eeprom元件中。例如，就n通道mosfet元件而言，当电子堆积于fet通道区上方的浮栅(floating gate)、或介电层(dielectric layer)、或纳米晶体(nano-crystals)时，会导致mosfet元件具有相对较高的临界电压。
3、快闪eeprom被视为一种特别组态的eeprom以形成单元阵列，所述单元阵列抹除(erase)数据时只能一次将所有存储器单元的数据抹除，或者以扇区(sector)为单位进行抹除。根据存储器单元在快闪阵列中的连接组态(configuration)方式，快闪nvm阵列分成nor型快闪阵列(并联的成对元件)与nand型快闪阵列(串联的多个元件)。请参考图1，现有nor型快闪阵列连接以并联(parallel)方式连接的多个单元元件配对(cell devicepairs)10，其中各行(row)中所述多个单元元件配对10的共源极相连接以分别形成一条水平的共源极(source)线cs，而各列(column)中所述多个单元元件配对10的漏极(drain)相连接以分别形成一条垂直的位线。在图1的m×nnor型快闪阵列的示意图中，沿着x轴方向延伸的各字线包含m个nvm单元，且多个nor型单元元件配对10的漏极电极垂直连接以形成多条位线bi(i＝1,…,m)，而沿着y轴方向延伸的各位线连接了n个nvm单元的漏极。各行中多个nor型单元元件配对10的共源极电极11水平相连接以形成一共源极线cs。当一字线被选择时，和所述被选择字线相连的m个nvm单元都会被启动(activated)。另一方面，在所述阵列中，和复数条未选择字线相连的其他nvm单元则和所述m条位线电气分离。透过相连的m条金属位线，可以侦测到m个被选择nvm单元的漏极的电气反应。在nor型快闪阵列中，因为偏压(bias)及讯号都透过金属位线bi及金属接点(contact)12直接施加至所述多个被选择nvm单元的漏极电极上，所以，读取存取速度非常快，范围约在数十至数百奈秒(nano-second)。由于上述快速读取能力，nor型快闪阵列通常用来储存计算机程序码。
4、为求较佳元件性能及较低制造成本，利用先进的工艺技术世代(advancedprocess technology node)缩小nor型快闪存储器时，若利用传统通道热电子注入(channel hot electron injection，chei)程序化方法将数据写入至nvm单元元件，nor型快闪存储器会因为存储器单元元件的穿透(punch-through)问题而碰到100纳米以下工艺技术世代最困难的技术路障。这是众所皆知的：当一单元元件的栅极长度缩短到一较小的栅极长度时，所述元件的源极至漏极穿透电压也随之下降。栅极长度小于100纳米的传统存储器元件的源极至漏极穿透电压通常小于3v，低于chei程序化方式所施加的源极-漏极电压差(4v～6v)。虽然目前工艺技术世代的最小特征尺寸早已进步到远低于10纳米，但是单元元件的穿透问题阻止了存储器元件栅极长度进一步缩小到100纳米以下先进工艺技术世代。
5、为解决nor型快闪存储器的存储器元件栅极长度缩小至100纳米以下所产生的问题，美国第9,082,490b2号专利文献已揭露一种短通道长度nvm元件的新程序化方法(上述专利的内容在此被整体引用作为本说明书内容的一部份)，是应用于具最小栅极长度＝32纳米的n型nvm元件，是由一晶圆代工厂提供的40纳米工艺技术所制造。因为在n型nvm元件通道中被诱发的高能量三次电子(ternary electron)的数量，是以数量级(约数百倍至数千倍)的程度大幅增加，故以下说明书称上述新程序化方法为通道诱发三次电子(chitel)程序化方法。参考图2，nvm元件的chitel程序化方法包含下列步骤：(1)浮接(floating)源极电极210；(2)施加一电压(2-6v)至漏极电极220以及一接地电压至基板290；以及(3)施加一正电压vcgh至控制栅250。由于chitel程序化方法是施加零电压偏压至源极电极(即浮接所述源极电极)与施加一较低电压2-6v(相较于传统chei程序化方法所施加的漏极电压大小)至漏极，chitel程序化方法所消耗的程序化电流大约是传统chei程序化方法的1/10。由于沿着元件通道在施加电压的漏极电极及浮接的源极电极间的差动(differential)电压电位未产生任何外部电场，所以在执行chitel程序化方法时，不会有因任何外部漏极-源极电场而诱发元件通道穿透电流的情况。当施加一电压2～6v至短通道n型mosfet元件200(栅极长度<100纳米)的漏极电极220、浮接源极电极210及将p基板290接地时，如图2所示，施加漏极电压而在接地的p基板290中产生的接面空乏(junction depletion)区221(于p基板区内的负杂质离子)，是位于p基板290的元件硅表面下方约300～800埃(angstrom)处，从零电压偏压的接面空乏区221’延伸至连接浮接电压源极接面空乏区231。在执行chitel程序化方法过程中，当施加一正电压vcgh至n型mosfet元件200的控制栅250时，在源极区210附近的反向(inverted)表面通道电子201会被注入至表面通道电场，且加速朝向漏极接面区(即漏极接面附近的表面区)，其中，来自被加速的初级电子的能量转移而产生次级(secondary)电子202及电穴(hole)204。在表面漏极区220附近，被正电压偏压的漏极电极收集大部分电子(初级通道反向电子201、被产生的次级电子202及少量的其他电子)，而产生的重电穴204则被加速朝向基板290，以促进高能量三次电子203的产生。高能量三次电子203的产生是来自被加速的多个重电穴204的能量转移，而所述多个重电穴204是在一电场(由p型基板290中的固定负p型杂质离子区221及230所提供)内被加速。高能量三次电子203获得足够的动能以克服穿隧氧化物能量障碍(>3.2ev)，最后，被注入至硅表面上方的电荷储存物质280(导电浮栅(floating gate)、电荷陷入介电层(charge trap dielectrics)、以及纳米晶粒(nano-crystal particles))内。
技术实现思路
1、为了解决现有技术存在的问题，本发明提供了一种形成nor型快闪单元阵列及其工艺方法，以诱发三次电子程序化效率及改善nor型快闪阵列中栅极长度少于100纳米的存储器单元的短通道裕度。
2、本发明一方面提供一种nor型快闪存储器阵列，形成于一基板上，包含：
3、多个存储器单元，被配置为具有行与列的电路组态，各存储器单元包含一通道区、一源极区、一漏极区、一电荷储存物质和一控制栅，其中沿着一预设方向配置的所述多个存储器单元被分为多个单元配对，使得各所述单元配对分享一共源极区，且所述共源极区被一源极口袋布植区所环绕；
4、其中，所述源极口袋布植区和所述基板具有相同的导电型态，且所述源极口袋布植区比所述通道区的漏极侧具有更高的杂质浓度；以及
5、其中，于一选定单元配对的一选定存储器单元中，当所述基板被接地、所述源极区被浮接、所述漏极区被施加一漏极电压vd以及所述控制栅被施加一正电压时，由所述源极口袋布植区至所述电荷储存物质的电子注入率会高于从所述通道区的漏极侧附近至所述电荷储存物质的电子注入率，其中2v<＝vd<＝6v。
6、本发明一方面提供一种nor型快闪存储器阵列的方法，所述nor型快闪存储器阵列包含多个存储器单元，被配置为具有行与列的电路组态，沿着一预设方向的所述多个存储器单元被分为多个单元配对，使得各所述单元配对分享一共同主动区，所述方法包含以下步骤：
7、沿着所述预设方向，提供多个隔离结构，且各隔离结构包含一电荷储存物质形成于一基板上；
8、于所述基板的表面上，形成一个具有多个开口的光阻层，其中所述多个开口对应所述多个单元配对的共同主动区；
9、于平行一栅极长度方向的第一方向上，以剂量介于1012cm-2至1014cm-2之间的杂质，对所述多个单元配对的共同主动区进行一第一倾斜口袋布植，以形成多个第一杂质分布区；
10、于相反于所述第一方向的第二方向上，以剂量介于1012cm-2至1014cm-2之间的杂质，对所述多个单元配对的共同主动区进行一第二倾斜口袋布植，以形成多个第二杂质分布区，以致于所述多个第一杂质分布区与所述多个第二杂质分布区部分重叠而形成多个源极口袋布植区；
11、于各单元配对的源极口袋布植区内，形成一共源极区，以致于所述共源极区被一对应源极口袋布植区所环绕；以及
12、形成各存储器单元的漏极区及控制栅；
13、其中，所述源极口袋布植区和所述基板具有相同的导电型态，且所述源极口袋布植区比所述通道区的漏极侧具有更高的杂质浓度；以及
14、其中，于一选定单元配对的一选定存储器单元中，当所述基板被接地、所述源极区被浮接、所述漏极区被施加一漏极电压vd以及所述控制栅被施加一正电压时，由所述源极口袋布植区至所述电荷储存物质的电子注入率会高于从所述通道区的漏极侧附近至所述电荷储存物质的电子注入率，其中2v<＝vd<＝6v。
15、本发明可以强化通道诱发三次电子程序化效率及改善nor型快闪阵列中栅极长度少于100纳米的存储器单元的短通道裕度。
1.一种nor型快闪存储器阵列，形成于一基板上，其特征在于，包含：
2.如权利要求1所述的存储器阵列，其特征在于，所述电子注入率是有关多个三次电子的注入率，其中，在所述源极口袋布植区提供的电场中被加速而朝向所述基板的多个重电穴的第一能量转移而产生所述多个三次电子，以及其中在一通道电场中被加速而朝向所述漏极区的多个表面反向电子的第二能量转移而产生所述多个重电穴。
3.如权利要求1所述的存储器阵列，其特征在于，由所述源极口袋布植区至所述电荷储存物质的电子注入率会比从所述通道区的漏极侧附近至所述电荷储存物质的电子注入率高出数百倍至数千倍。
4.如权利要求1所述的存储器阵列，其特征在于，所述源极口袋布植区中的杂质浓度越高，所述源极口袋布植区产生的电场越强。
5.如权利要求1所述的存储器阵列，其特征在于，所述源极口袋布植区中的杂质浓度越高，于所述选定存储器单元的元件穿透崩溃电压也越高。
6.如权利要求1所述的存储器阵列，其特征在于，所述源极口袋布植区被倾斜布植剂量范围介于1012cm-2至1014cm-2之间的杂质。
7.如权利要求1所述的存储器阵列，其特征在于，所述多个存储器单元的栅极长度小于100纳米。
8.如权利要求1所述的存储器阵列，其特征在于，所述电荷储存物质是导电浮栅、电荷陷入介电层、以及纳米晶粒的其一。
9.如权利要求1所述的存储器阵列，其特征在于，所述预设方向为一行方向及一列方向的其一。
10.如权利要求1所述的存储器阵列，其特征在于，沿着所述通道区不同的杂质浓度分布形成一梯度通道。
11.一种形成nor型快闪存储器阵列的工艺方法，其特征在于，所述nor型快闪存储器阵列包含多个存储器单元，被配置为具有行与列的电路组态，沿着一预设方向的所述多个存储器单元被分为多个单元配对，使得各所述单元配对分享一共同主动区，所述方法包含以下步骤：
12.如权利要求11所述的方法，其特征在于，所述电子注入率是有关多个三次电子的注入率，其中，在所述源极口袋布植区提供的电场中被加速而朝向所述基板的多个重电穴的第一能量转移而产生所述多个三次电子，以及其中在一通道电场中被加速而朝向所述漏极区的多个表面反向电子的第二能量转移而产生所述多个重电穴。
13.如权利要求11所述的方法，其特征在于，由所述源极口袋布植区至所述电荷储存物质的电子注入率会比从所述通道区的漏极侧附近至所述电荷储存物质的电子注入率高出数百倍至数千倍。
14.如权利要求11所述的方法，其特征在于，所述源极口袋布植区中的杂质浓度越高，所述源极口袋布植区产生的电场越强。
15.如权利要求11所述的方法，其特征在于，所述源极口袋布植区中的杂质浓度越高，于所述选定存储器单元的元件穿透崩溃电压也越高。
16.如权利要求11所述的方法，其特征在于，所述多个存储器单元的栅极长度小于100纳米。
17.如权利要求11所述的方法，其特征在于，所述电荷储存物质是导电浮栅、电荷陷入介电层、以及纳米晶粒的其一。
18.如权利要求11所述的方法，其特征在于，所述预设方向为一行方向及一列方向的其一。
19.如权利要求11所述的方法，其特征在于，沿着所述通道区不同的杂质浓度分布形成一梯度通道。
