本发明涉及半导体，特别是涉及一种延迟chopper时钟的电路结构。
背景技术：
1、随着半导体工艺的快速发展，器件的尺寸越来越小，而失配(mismatch)却越来越大，这为在工艺平台设计模拟ip带来了更多的挑战。在带隙基准电压源(bandgapreference，bgr)中，通过引入斩波调制(chopper)及动态元件匹配(dynamic elementmatching，dem)功能，可以有效地降低工艺失配对bgr输出模拟量的影响。
2、bgr输出的电压vrff的失配主要分布在运放输入差分对管和电流镜像mos管。目前，通过使用斩波调制技术可以降低由运放输入差分对管的失配电压误差，使用动态元件匹配技术可以减小电流镜像mos管的失配误差。斩波调制的原理是利用占空比为50％的方波时钟信号将运放失调电压调制到高频段，再经过滤波器将纹波滤除后得到低噪声高精度的输出信号。动态元件匹配技术也需要用时钟信号产生特定的控制时序，通过循环切换的方式，动态降低电流镜mos管器件的失配量。
3、在带chopper和dem功能的bgr中，时钟电路通常有两种来源：第一种是bgr外接时钟信号(如图1所示)；第二种是在bgr中内建振荡器(oscillator，osc)，osc产生内部时钟信号(如图2所示)。
4、对于第一种方案，外接时钟信号对时钟信号的时序比较好控制，电源上电阶段，只要在普通bgr正常工作后，再接入时钟信号开启斩波调制和动态元件匹配功能即可。但是这种方案需要外部提供时钟信号，不适合其作为独立ip使用，应用范围会受到相应的限制。
5、对于第二种方案，如图2所示，bgr模块表示内部带有斩波调制和动态元件匹配功能的带隙基准电压源；osc模块表示内建osc，功能是产生方波时钟信号，其中，bgr模块生成的参考电流传输到osc模块，osc模块产生一定频率的占空比为50％的方波时钟信号，方波时钟信号连接到bgr模块，在bgr模块中将方波时钟信号转换成分别控制斩波调制和动态元件匹配的时钟信号，从而使带隙基准电压源带有斩波调制和动态元件匹配功能。
6、然而，现有带chopper和dem功能bgr中内建时钟信号方案，在bgr建立过程中可能会存在时序紊乱的风险。为了保证bgr模块在电源电压vdd上电阶段可以正常工作，控制斩波调制和动态元件匹配功能的初始时钟信号需要处于固定状态。在vdd上电阶段：首先，bgr模块的初始时钟信号处于固定状态，此时bgr的斩波调制和动态元件匹配功能关闭；然后，初始时钟信号的固定状态被内部信号取消并切换到稳定的时钟信号，此时，bgr的斩波调制和动态元件匹配功能打开。
7、而对于osc模块，其生成时钟信号不仅需要电源电压vdd，还需要bgr模块产生的参考电流iref，因此，在vdd上电阶段，bgr模块的初始时钟从固定状态切换到时钟信号时，可能会存在osc模块还没有生成可用的时钟信号的问题，此时，bgr模块没有可用的时钟信号来打开斩波调制和动态元件匹配功能，也就是说，在vdd上电阶段，bgr模块斩波调制和动态元件的时钟信号可能会存在不定态，从而导致控制斩波调制和动态元件匹配功能的开关结构处于高阻态，影响bgr模块内部信号的正常建立，也即是，在带chopper和dem功能的bgr中内建时钟信号存在一定的功能性风险。
技术实现思路
1、鉴于以上所述现有技术的缺点，本发明的目的在于提供一种实现chopper时钟延迟的电路结构，用于解决现有的带有内建振荡器的带隙基准电压源存在的时序紊乱的问题。
2、为实现上述目的及其他相关目的，本发明提供一种实现chopper时钟延迟的电路结构，所述电路结构包括：带隙基准电压源模块，内建振荡器模块及延迟电路模块；
3、所述内建振荡器模块接收所述带隙基准电压源模块产生的参考电流以产生时钟信号；
4、所述延迟电路模块接收所述时钟信号，并产生输出时钟信号；
5、所述带隙基准电压源模块接收所述输出时钟信号；
6、其中，在所述时钟信号的前n个脉冲周期内，所述输出时钟信号为高电位，所述带隙基准电压源模块接收高电位的所述输出时钟信号以关闭其斩波调制和动态元件匹配功能，且从所述时钟信号的n+1个脉冲周期开始，所述延迟电路模块的所述输出时钟信号为所述内建振荡器模块的时钟信号，所述带隙基准电压源模块接收所述输出时钟信号以实现斩波调制和动态元件匹配功能的开启，n为大于等于2的正整数。
7、可选地，所述延迟电路模块包括加法计数器及第一或门，且所述加法计数器包括第二或门、第一d触发器及第二d触发器，
8、所述第一d触发器的d端与其自身的反相输出端连接，其时钟端与所述第二或门的输出端连接，其正相输出端空接；
9、所述第二d触发器的d端与其自身的反相输出端连接，其时钟端与所述第一d触发器的反相输出端连接，其正相输出端与所述第二或门的第一输入端连接，其反相输出端与所述第一或门的第一输入端连接；
10、所述第二或门的第二输入端与所述内建振荡器模块的输出端连接以接收所述时钟信号；
11、所述第一或门的第二输入端与所述内建振荡器模块的输出端连接以接收所述时钟信号，所述第一或门的输出端与所述带隙基准电压源模块的时钟接收端连接。
12、可选地，所述第一d触发器及所述第二d触发器均为上升沿d触发器。
13、可选地，所述内建振荡器模块产生的所述时钟信号为方波时钟信号。
14、可选地，所述内建振荡器模块为自带频率振荡器。
15、可选地，所述带隙基准电压源模块、所述内建振荡器模块及所述延迟电路模块均与电源电压vdd连接，并均与地端连接。
16、如上所述，本发明的实现chopper时钟延迟的电路结构，通过在带隙基准电压源模块和内建振荡器模块之间添加延迟电路模块，使得内建振荡器产生的时钟信号能够在延迟至少两个周期后再传输给所述带隙基准电压源模块，从而能够有效避免带chopper和dem功能bgr在vdd上电阶段可能存在的信号紊乱的风险。
1.一种实现chopper时钟延迟的电路结构，其特征在于，所述电路结构包括：带隙基准电压源模块，内建振荡器模块及延迟电路模块；
2.根据权利要求1所述的实现chopper时钟延迟的电路结构，其特征在于，所述延迟电路模块包括加法计数器及第一或门，且所述加法计数器包括第二或门、第一d触发器及第二d触发器，
3.根据权利要求2所述的实现chopper时钟延迟的电路结构，其特征在于，所述第一d触发器及所述第二d触发器均为上升沿d触发器。
4.根据权利要求1所述的实现chopper时钟延迟的电路结构，其特征在于，所述内建振荡器模块产生的所述时钟信号为方波时钟信号。
5.根据权利要求1或4所述的实现chopper时钟延迟的电路结构，其特征在于，所述内建振荡器模块为自带频率振荡器。
6.根据权利要求1所述的实现chopper时钟延迟的电路结构，其特征在于，所述带隙基准电压源模块、所述内建振荡器模块及所述延迟电路模块均与电源电压vdd连接，并均与地端连接。
