本发明关于高密度存储器结构，且特定而言，本发明关于由互连薄膜储存元件(例如，三维薄膜储存晶体管阵列)形成的高密度、低读取延迟的存储器结构，包括经组织为nor型存储器串(「nor存储器串」)的存储器结构，及其制作程序。
背景技术：
1、nor型存储器串包括共用共同源极区域及共同漏极区域的存储晶体管，其中各储存晶体管可经单独寻址及存取。2018年11月6日发布的标题为「三维阵列中的电容耦合的非挥发性薄膜晶体管nor串(capacitive-coupled non-volatile thin-film transistornor strings in three-dimensional arrays)」的美国专利10,121,553('553专利)揭示经组织为形成在半导体基板的平坦表面上面的三维nor存储器串阵列的储存晶体管(或存储器晶体管)。'553专利特此出于所有目的以全文引用的方式并入。在'553专利中，nor存储器串包括众多共用共同位元线及共同源极线的薄膜储存晶体管。特定而言，'553专利揭示nor存储器串，其包括(i)共同源极区域及共同漏极区域，两者皆沿着水平方向纵向延展，及(ii)用于储存晶体管的栅极电极，各栅极电极沿着垂直方向延展。在本说明书中，术语「垂直」系指垂直于半导体基板表面的方向，且术语「水平」系指平行于彼半导体基板表面的任何方向。在三维阵列中，nor存储器串设置在半导体基板上面的多个平面(例如，8或16个平面)上，其中各平面上的nor存储器串配置成列。对于电荷捕捉型储存晶体管，使用电荷储存膜作为栅极介电材料，将数据储存在各储存晶体管中。举例而言，电荷储存膜可包括隧穿介电层、电荷捕捉层及阻挡层，其可实施为多层，多层包括氧化硅或氮氧化物、富硅氮化物及氧化硅的，以此次序配置并被称为ono层。跨电荷储存膜施加的电场自电荷捕捉层中的电荷陷阱增加或移除电荷，因此变更储存晶体管的临限电压，以在储存晶体管中编码给定逻辑状态。
2、可电极化材料(「铁电材料」)的进步，尤其用于半导体制作程序的彼等材料的进步，暗示了在铁电存储器电路中新的潜在应用。举例而言，t.s.等人于2011年国际电子装置会议(iedm)第24.5.1至24.5.4页中发表的文章「氧化铪的铁电性：cmos相容铁电场效应晶体管(ferroelectricity in hafnium oxide:cmos compatible ferroelectricfield effect transistors)」揭示使用氧化铪作为栅极介电材料的铁电场效应晶体管(「fefet」)。借由控制铁电栅极介电层中的极化方向，fefet可经编程以具有两个临限电压中的任一者。fefet的各临限电压构成一状态，例如表示指定逻辑值的「编程」状态或「抹除」状态。此类fefet在高密度存储器电路中具有应用。举例而言，由d.v.尼马尔拉马斯瓦米(nirmal ramaswamy)等人于2013年5月17日提交申请的标题为「具有铁电场效应晶体管存储器阵列及相关方法的设备(apparatuses having a ferroelectric field-effecttransistor memory array and related method)」的美国专利第9,281,044号揭示三维fefet阵列。
技术实现思路
1、本揭示内容揭示一种包括无接面式铁电存储器晶体管的三维nor存储器串的存储器结构及其制造方法，实质上如诸图中至少一者中所示及/或下文例如结合诸图中的至少一者所描述，如申请专利范围中更完全阐明。
2、在一些具体实例中，形成在半导体基板的平坦表面上面的三维存储器结构包括沿着第一方向配置的多个存储器堆叠，各存储器堆叠借由沟槽与其沿着第一方向的紧邻存储器堆叠中的各者分离，各存储器堆叠及各沟槽在第二方向上延伸，第一及第二方向彼此正交且两者实质上平行于半导体基板的平坦表面。各存储器堆叠包括至少一个主动层，该主动层包括由第一隔离层间隔开的第一导电层及第二导电层。沟槽包括沿着第一方向交替配置的第一类型的沟槽及第二类型的沟槽。
3、该存储器结构进一步包括设置在第一类型的沟槽中且在第二方向上间隔开配置的多个栅极电极结构，该栅极电极结构在实质上垂直于半导体基板的平坦表面的第三方向上延伸。各栅极电极结构包括(i)形成在第一类型的沟槽的侧壁上并与第一及第二导电层接触的半导体氧化物层；(ii)毗邻半导体氧化物层设置的铁电介电层；及(iii)毗邻铁电介电层形成的栅极导体层。该存储器结构进一步包括设置在第二类型的沟槽中的隔离材料。
4、存储器堆叠中的各主动层形成组织成为nor存储器串的多个薄膜铁电存储器晶体管。各存储器晶体管形成在主动层与栅极电极结构的交叉点处。多个存储器堆叠在第一类型的沟槽中形成多个nor存储器串。
5、自以下描述及图式中，将更全面地理解本发明的此等及其他优点、态样及新颖特征，以及其所说明具体实例的细节。
1.一种形成在半导体基板的平坦表面上面的三维存储器结构，该存储器结构包含：
2.如权利要求1所述的三维存储器结构，其中各nor存储器串内的所述存储器晶体管共用该第一导电层，该第一导电层使用作为共同漏极线，并共用该第二导电层，该第二导电层使用作为共同源极线，与该第一导电层及该第二导电层接触并在该第一导电层及该第二导电层之间的该半导体氧化物层使用作为各nor存储器串中的各存储器晶体管的无接面式通道区域。
3.如权利要求2所述的三维存储器结构，其中该共同源极线为一电浮动源极。
4.如权利要求2所述的三维存储器结构，其中各存储器堆叠包含数个主动层，该数个主动层沿着该第三方向彼此重叠设置且借由第二隔离层与另一主动层隔离，该数个存储器堆叠在该第一类型的所述沟槽中形成薄膜存储器晶体管的数个nor存储器串堆叠。
5.如权利要求4所述的三维存储器结构，其中在nor存储器串的存储器堆叠内，第一nor存储器串的所述存储器晶体管的所述通道区域借由该第二隔离层在该第三方向上与第二毗邻nor存储器串的所述存储器晶体管的所述通道区域分离。
6.如权利要求5所述的三维存储器结构，其中在nor存储器串的存储器堆叠内，在该第三方向上的两个毗邻主动层之间的区域中移除该半导体氧化物层。
7.如权利要求5所述的三维存储器结构，其中在nor存储器串的一存储器堆叠内，在该第三方向上的两个毗邻主动层之间的一区域中移除与该铁电介电层相对的该半导体氧化物层的一部分，该半导体氧化物层的至少部分保留在两个毗邻主动层之间的该区域中。
8.如权利要求5所述的三维存储器结构，其中该第二隔离层包含气隙空腔。
9.如权利要求1所述的三维存储器结构，其中在该第二类型的所述沟槽中的该隔离材料包含氧化硅层。
10.如权利要求1所述的三维存储器结构，其中该铁电介电层包含掺杂氧化铪层。
11.如权利要求1所述的三维存储器结构，其进一步包含形成在该半导体氧化物层与该铁电介电层之间的界面层。
12.如权利要求1所述的三维存储器结构，其中该半导体氧化物层包含铟镓锌氧化物(igzo)层、铟锌氧化物(izo)层、铟钨氧化物(iwo)层及铟锡氧化物(ito)层中的一者。
13.如权利要求12所述的三维存储器结构，其中该半导体氧化物层包含第一半导体氧化物层及第二半导体氧化物层，该第一半导体氧化物层被提供为与该第一导电层及该第二导电层接触，并向该第一导电层及该第二导电层提供接触电阻，该接触电阻低于该第二半导体层的接触电阻。
14.如权利要求1所述的三维存储器结构，其中该第一导电层及该第二导电层各自包含金属层。
15.如权利要求1所述的三维存储器结构，其中该第一隔离层包含氧化硅层。
16.如权利要求1所述的三维存储器结构，其中各存储器晶体管的通道长度是该第三方向上的该第一隔离层的厚度的函数。
17.如权利要求16所述的三维存储器结构，其中该第三方向上的该第一隔离层的该厚度在5nm至10nm的范围内。
18.如权利要求1所述的三维存储器结构，其中各nor存储器串内的第一群组的存储器晶体管被指定为预充电晶体管，所述预充电晶体管在预充电操作期间被启动以电连接各nor存储器串中的该第一导电层及该第二导电层，以使该第二导电层上的电压等于该第一导电层上的电压。
19.如权利要求18所述的三维存储器结构，其中在各nor存储器串中，以实质上随机方式选择该第一群组中的一存储器晶体管以操作作为该nor存储器串的该预充电晶体管。
20.如权利要求18所述的三维存储器结构，其中在各nor存储器串中，依次选择该第一群组中的所述存储器晶体管中的各者以针对一给定数目个预充电操作或针对一给定时间间隔作为该预充电晶体管操作。
21.如权利要求18所述的三维存储器结构，其中在各nor存储器串中，评估被选择以作为该预充电晶体管操作的该第一群组中的一存储器晶体管，以判定该所选择的存储器晶体管的健康状况，且回应于该所选择的存储器晶体管被判定为具有指示故障状况的健康状况，淘汰该所选择的存储器晶体管，且选择该第一群组中的另一存储器晶体管以作为该nor存储器串的该预充电晶体管操作。
22.如权利要求1所述的三维存储器结构，其中所述nor存储器串中的所述存储器晶体管各自具有一第一晶体管宽度，各nor存储器串进一步包含第二群组的存储器晶体管，该第二群组的存储器晶体管具有大于该第一晶体管宽度的第二晶体管宽度，该第二群组中的所述存储器晶体管被指定为预充电晶体管，所述预充电晶体管在一预充电操作期间被启动以电连接各nor存储器串中的该第一导电层及该第二导电层，以使该第二导电层上的该电压等于该第一导电层上的该电压。
23.如权利要求1所述的三维存储器结构，其进一步包含形成在各nor存储器串中的数个非存储器晶体管，所述非存储器晶体管被指定为预充电晶体管，所述预充电晶体管在一预充电操作期间被启动以电连接各nor存储器串中的该第一导电层及该第二导电层，以将该第二导电层上的该电压设定为等于该第一导电层上的该电压。
24.如权利要求23所述的三维存储器结构，其中在各nor存储器串中，所述非存储器预充电晶体管中的各者与所述存储器晶体管共用该共同源极线、该共同漏极线及该半导体氧化物通道层，且其中该非存储器预充电晶体管包括不可极化的栅极介电层。
25.如权利要求2所述的三维存储器结构，其中在该nor存储器串中的各存储器晶体管中，在该存储器晶体管的编程或抹除操作期间，该共同漏极线及该共同源极线被偏压至实质上相同的电压。
26.如权利要求1所述的三维存储器结构，其中该第一隔离层包含毗邻该第一导电层而形成的具有第一介电常数的第一介电层，及毗邻该第二导电层而形成的具有第二介电常数的第二介电层，该第一介电常数大于该第二介电常数。
27.如权利要求1所述的三维存储器结构，其中该第一隔离层包含毗邻该第一导电层而形成的具有第一介电常数的第一介电层、毗邻该第二导电层而形成之具有第二介电常数的第二介电层，及形成在该第一介电层及该第二介电层之间的具有第三介电常数的第三介电层，该第一介电常数及该第二介电常数大于该第三介电常数。
28.如权利要求1所述的三维存储器结构，其中该第一隔离层包含介电层，该介电层具有介电常数，该介电常数大于氧化硅的介电常数。
29.如权利要求1所述的三维存储器结构，其中所述薄膜铁电存储器晶体管中的各者包含由该栅极导体层形成之前栅极电极及由设置在该第一隔离层中的背栅极层形成的电浮动背栅极电极。
30.如权利要求29所述的三维存储器结构，其中在各存储器晶体管处的该电浮动背栅极电极使其电压借由电容耦合至该第一导电层、该第二导电层及该半导体氧化物层的一部分上的所述电压来控制。
31.如权利要求29所述的三维存储器结构，其中该第一隔离层包含毗邻该第一导电层而形成的第一介电层、毗邻该第二导电层而形成的第二介电层，及作为该背栅极层形成在该第一介电层及该第二介电层之间且与该第一导电层及该第二导电层绝缘的第三层，该第三层与该半导体氧化物层的一部分相互作用以在各存储器晶体管处形成该电浮动背栅极电极。
32.如权利要求31所述的三维存储器结构，其中该第一导电层及该第二导电层在该第三方向上间隔开第一距离，该第一距离为该薄膜铁电存储器晶体管的该通道长度，该第三层在该第三方向上的厚度为该通道长度的一部分或几乎该整个通道长度。
33.如权利要求31所述的三维存储器结构，其中该第一介电层及该第二介电层中的各者借由从二氧化硅、氮化硅、氧化铪或一高介电常数材料中选择的一材料来形成。
34.如权利要求31所述的三维存储器结构，其中该第三层借由从半导体或低电阻率材料或一金属材料中选择的一材料来形成。
35.如权利要求31所述的三维存储器结构，其中该第三层借由从未掺杂硅、p型或n型掺杂硅、未掺杂多晶硅、p型或n型掺杂多晶硅、硅锗、氮化钛、钨或钼中选择的一材料来形成。
36.如权利要求29所述的三维存储器结构，其中该第一隔离层包含毗邻该第一导电层、该通道层及该第二导电层而形成的介电衬里层，以及由该介电衬里层环绕且与该第一导电层及该第二导电层绝缘而作为该背栅极层的第三层，该第三层与该半导体氧化物层的一部分相互作用以在各存储器晶体管处形成该电浮动背栅极电极。
37.如权利要求36所述的三维存储器结构，其中该第一导电层及该第二导电层在该第三方向上间隔开第一距离，该第一距离为该薄膜铁电存储器晶体管的该通道长度，该第三层在该第三方向上的厚度为几乎该整个通道长度。
38.如权利要求36所述的三维存储器结构，其中该介电衬里层借由从二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或一高介电常数材料中选择的一材料来形成。
39.如权利要求36所述的三维存储器结构，其中该第三层借由从半导体或低电阻率材料或金属材料中选择的一材料来形成。
40.如权利要求36所述的三维存储器结构，其中该第三层借由从未掺杂硅、p型或n型掺杂硅、未掺杂多晶硅、p型或n型掺杂多晶硅、硅锗、氮化钛、钨或钼中选择的一材料来形成。
41.如权利要求29所述的三维存储器结构，其中在各薄膜铁电存储器晶体管处，该栅极导体层作为该前栅极电极来操作，且该第一导电层与该第二导电层及该背栅极层一起实质上作为所述铁电存储器晶体管中的各者的该背栅极电极来操作。
42.如权利要求41所述的三维存储器结构，其中对于该数个薄膜铁电存储器晶体管中的各者，该前栅极电极与该背栅极电极之间的该铁电介电层中的一区为所述铁电存储器晶体管的编程状态及抹除状态的一最大极化区。
43.如权利要求1所述的三维存储器结构，其中用于支援所述存储器晶体管的存储器操作的电路系统形成在实质上位于该数个存储器堆叠下面的该半导体基板的该平坦表面处。
44.如权利要求43所述的三维存储器结构，其进一步包含数个连接器，该数个连接器提供来自支援该数个nor存储器串的所述存储器操作的该电路系统的数据路径信号，该数个连接器连接至形成在第二半导体基板上的存储器控制器电路的对应连接器，该第二半导体基板与其上形成有该存储器结构的该半导体基板分离，该存储器控制器电路包括用于存取及操作该存储器结构中的该数个nor存储器串中的所述存储器晶体管的存储器控制电路系统。
45.如权利要求44所述的三维存储器结构，其中该第二半导体基板包含逻辑集成电路，该逻辑集成电路包括处理器核心，且该存储器控制器电路形成在该第二半导体基板的一部分中。
46.如权利要求2所述的三维存储器结构，其中各栅极电极结构中的该栅极导体层启动与该栅极电极结构接界的各别第一及第二存储器串中的各主动层中的第一铁电存储器晶体管及第二铁电存储器晶体管。
47.如权利要求46所述的三维存储器结构，其中回应于该栅极导体层被偏压至第一电位以编程或抹除该第一铁电存储器晶体管，将禁止电压施加至与该第二铁电存储器晶体管相关联的该共同漏极线，以防止该第二铁电存储器晶体管被编程或抹除。
48.如权利要求2所述的三维存储器结构，其中该栅极导体层包含形成在该铁电介电层上的第一类型的金属层。
49.如权利要求48所述的三维存储器结构，其中该栅极导体层包含选自氮化钛或氮化钨的导电层。
50.如权利要求2所述的三维存储器结构，其中该栅极导体层包含形成在该铁电介电层上的第一金属层及形成在该第一金属层上的第二金属层。
51.如权利要求50所述的三维存储器结构，其中该第一金属层包含选自氮化钛或氮化钨的金属层，且该第二金属层包含选自钨或钼的金属层。
52.如权利要求5所述的三维存储器结构，其中在该第一类型的沟槽内，在该第二方向上的两个毗邻栅极电极结构之间的一区域中移除该半导体氧化物层。
53.如权利要求5所述的三维存储器结构，其中在该第一类型的沟槽内，在该第二方向上的两个毗邻栅极电极结构之间的一区域中移除该半导体氧化物层的一部分，该半导体氧化物层的至少部分保留在两个毗邻栅极电极结构之间的该区域中。
54.如权利要求1所述的三维存储器结构，其中该数个金属堆叠中的各金属堆叠进一步包含形成在该最底部主动层与该半导体结构之间的第三导电层。
55.如权利要求1所述的三维存储器结构，其中在各栅极电极结构中，该栅极导体层延伸至该半导体基板中。
56.如权利要求1所述的三维存储器结构，其中该半导体氧化物层为连续层，该连续层在该第二方向上的该第一类型的所述沟槽的所述侧壁上。
57.一种适用于制造存储器结构所述的方法，该存储器结构包含在半导体基板的平坦表面上面的nor存储器串的储存晶体管，该方法包含：
58.如权利要求57所述的方法，其进一步包含：
59.如权利要求57所述的方法，其进一步包含：
60.如权利要求59所述的方法，其中在该第一数个沟槽中形成所述局部字元线结构包含：
61.如权利要求57所述的方法，其进一步包含：
62.如权利要求61所述的方法，其中沉积该铁电介电层及形成该界面层包含：
63.如权利要求57所述的方法，其进一步包含：
64.如权利要求57所述的方法，其进一步包含：
65.如权利要求57所述的方法，其中该多层的该第一隔离层包含在该第一牺牲层及该第二牺牲层之间的第三牺牲层，且该方法进一步包含：
66.如权利要求65所述的方法，其中在用第一导电层及第二导电层替代该第一牺牲层及该第二牺牲层之后，执行使用穿过该第二数个沟槽的出入口移除该第三牺牲层。
67.如权利要求65所述的方法，其中该第二介电衬里层借由从二氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪或一高介电常数材料中选择的一材料来形成。
68.如权利要求65所述的方法，其中该背栅极层借由从半导体或低电阻率材料或金属材料中选择的一材料来形成。
69.如权利要求65所述的方法，其中该背栅极层借由从未掺杂硅、p型或n型掺杂硅、未掺杂多晶硅、p型或n型掺杂多晶硅、硅锗、氮化钛、钨或钼中选择的一材料来形成。
70.如权利要求57所述的方法，其中形成所述局部字元线结构包含：
71.如权利要求70所述的方法，其中该第一金属层包含选自氮化钛或氮化钨的一金属层。
72.如权利要求70所述的方法，其中沉积该栅极导体层包含：
73.如权利要求72所述的方法，其中该第一金属层包含选自氮化钛或氮化钨的一金属层，且该第二金属层包含选自钨或钼的一金属层。
74.如权利要求57所述的方法，其中移除该半导体氧化物层的所述曝露部分的至少一部分包含使用穿过该第二数个沟槽的该出入口完全移除该半导体氧化物层的所述曝露部分。
75.如权利要求57所述的方法，其中在该第一数个沟槽中形成介电质填充轴件包含：
