本发明涉及半导体集成电路，特别涉及用于ddr系统的锁相环延迟时间调整装置、锁相环延迟时间调整方法、以及使用了该锁相环延迟时间调整装置的时钟同步系统。
背景技术：
1、在现有的ddr系统中，dram外部的cpu和存储控制器等外部器件与dram通过时钟信号来进行指令和数据的准确传输。例如在读操作时，dram需要将所接收到的时钟信号ck转换为dqs(data strobe signal：数据选通信号)，并将dqs提供给作为接收数据方的外部器件。为了便于接收数据方准确接收数据，需要使dqs在时钟信号的一个时钟周期tck内准确区分数据传输周期。
2、然而，当dqs从dram经由pcb(printed circuit board：印刷电路板)的传输线到达cpu等外部器件时，会产生时序上的偏差，从而会导致经传输后的dqs与ck无法完全对齐，无法保证在不同条件下正确采集数据。
3、以往，为了实现dqs与ck的同步对齐，通常在dll(delay locked loop：延迟锁相环)所包括的replica(复制电路)模块中增加由多级门电路所构成的多个延迟单元(delayunit)所组成的延迟调整模块，通过调整dll的延迟时间，来实现dqs与ck的同步对齐操作。
技术实现思路
1、本发明所要解决的技术问题
2、对于dll模块中的replica模块而言，需要对从所输入的时钟信号ck经由接收器rcv而输出到dll模块的输入端为止的过程中所产生的延迟时间t_in、以及从dll模块输出的时钟信号经由逻辑单元及driver模块而生成dqs信号的过程中所产生的延迟时间t_out进行复制。在ddr前馈路径中，由于t_in与t_out在不同条件下会产生时序上的偏差，因此对于replica模块而言，既要考虑将电路区域的面积控制得足够小，又要实现更小误差的延迟时间匹配。
3、然而，现有技术中，对于replica模块所采用的延迟调整模块的规格(spec)及工艺均有限制，单级的门电路的延时有最小延迟时间(delay time)限制，因此，难以实现比最小delay time更小步伐的延时调节。尤其是在dqs与ck之间因dqs经过了pcb的传输线而产生的时序偏差δt小于工艺限制下延迟调整模块中的delay unit的延迟时间的情况下，想要实现dqs与ck的对齐操作，就需要进行更小步伐的delay调节。
4、本发明是为了解决上述问题而完成的，其目的在于，提供一种锁相环延迟时间调整装置、锁相环延迟时间调整方法、使用了该锁相环延迟时间调整装置的时钟同步系统，即使在延迟单元的延迟时间受到规格和工艺的限制的情况下，也能缩小延迟时间调整的步伐，从而能使经延迟锁相环延迟锁相前后的信号的时序精准地对齐。
5、解决技术问题的技术方案
6、为了解决上述技术问题，本发明的第一方面所涉及的锁相环延迟时间调整装置通过调整延迟锁相环的延迟时间，来使输入信号与输出信号的时序同步对齐，所述锁相环延迟时间调整装置包括：延迟模块，该延迟模块基于延迟驱动信号，来对所述延迟时间进行调整，使所述输入信号延迟所述延迟时间而生成第一中间信号，所述输出信号基于所述第一中间信号而生成；反馈信号生成模块，该反馈信号生成模块基于包含所述输入信号与所述输出信号之间的时序偏差在内的延迟调整量，来对所述第一中间信号进行延迟调整而生成第二中间信号，并对所述第二中间信号的上升沿和/或下降沿的电压转换速率进行微调，从而生成反馈信号；相位检测模块，该相位检测模块对所述反馈信号与所述输入信号的相位差进行检测；以及控制模块，该控制模块基于所述相位差来生成所述延迟驱动信号。
7、可选的，所述反馈信号生成模块包括：译码部，该译码部将所述延迟调整量转换为延迟量控制码；延迟部，该延迟部基于所述延迟量控制码，来对所述第一中间信号进行延迟调整，生成所述第二中间信号；以及微调部，该微调部基于所述延迟调整量，来对所述第二中间信号的上升沿和/或下降沿的电压转换速率进行微调，从而生成所述反馈信号。
8、可选的，所述微调部包括：负载生成单元，该负载生成单元生成用于连接至传输所述第二中间信号的信号线的负载；以及负载选择单元，该负载选择单元基于所述延迟调整量，来选择是否将所述负载连接至所述信号线。
9、可选的，所述微调部包括多个所述负载生成单元，所述负载选择单元还基于所述延迟调整量，来选择将多个所述负载生成单元中的哪个所述负载生成单元所生成的所述负载连接至所述信号线。
10、另外，为了解决上述技术问题，本发明的第二方面所涉及的时钟同步系统包括：接收模块，该接收模块接收时钟信号；如本发明的第一方面所涉及的锁相环延迟时间调整装置，该锁相环延迟时间调整装置以来自所述接收模块的所述时钟信号作为所述输入信号；逻辑模块，该逻辑模块从所述锁相环延迟时间调整装置获取所述第一中间信号，基于数据信号和所述第一中间信号来生成数据选通信号，使得所述数据选通信号能正确采样到所述数据信号；以及驱动模块，该驱动模块将所述数据选通信号作为所述输出信号而输出。
11、可选的，所述延迟调整量还包含由所述接收模块、所述逻辑模块和所述驱动模块所产生的延迟时间。
12、可选的，所述延迟调整量加上所述延迟时间是所述时钟信号的时钟周期的整数倍。
13、另外，为了解决上述技术问题，本发明的第三方面所涉及的锁相环延迟时间调整方法通过调整延迟锁相环的延迟时间，来使输入信号与输出信号的时序同步对齐，所述锁相环延迟时间调整方法包括：时序偏差获取步骤，在该时序偏差获取步骤中，获取所述输入信号与所述输出信号之间的时序偏差；反馈信号生成步骤，在该反馈信号生成步骤中，基于包含所述时序偏差在内的延迟调整量，来对第一中间信号进行延迟调整而生成第二中间信号，并对所述第二中间信号的上升沿和/或下降沿的电压转换速率进行微调，从而生成反馈信号，所述第一中间信号通过基于延迟驱动信号对所述延迟时间进行调整，使所述输入信号延迟所述延迟时间而生成；相位检测步骤，在该相位检测步骤中，对所述反馈信号与所述输入信号的相位差进行检测；延迟驱动信号生成步骤，在该延迟驱动信号生成步骤中，基于所述相位差来生成所述延迟驱动信号；以及延迟时间调整步骤，在该延迟时间调整步骤中，基于所述延迟驱动信号，来对所述延迟时间进行调整，生成所述第一中间信号，并基于所述第一中间信号，来生成所述输出信号。
14、可选的，所述反馈信号生成步骤包括：译码步骤，在该译码步骤中，将所述延迟调整量转换为延迟量控制码；延迟步骤，在该延迟步骤中，基于所述延迟量控制码，来对所述第一中间信号进行延迟调整，生成所述第二中间信号；以及微调步骤，在该微调步骤中，基于所述延迟调整量，来对所述第二中间信号的上升沿和/或下降沿的电压转换速率进行微调，从而生成所述反馈信号。
15、可选的，所述微调步骤包括：负载生成步骤，在该负载生成步骤中，生成用于连接至传输所述第二中间信号的信号线的负载；以及负载选择步骤，在该负载选择步骤中，基于所述延迟调整量，来选择是否将所述负载连接至所述信号线。
16、可选的，在所述负载生成步骤中，生成多个所述负载，在所述负载选择步骤中，还基于所述延迟调整量，来选择将多个所述负载中的哪个所述负载连接至所述信号线。
17、发明效果
18、根据本发明所涉及的锁相环延迟时间调整装置、锁相环延迟时间调整方法、使用了该锁相环延迟时间调整装置的时钟同步系统，即使在延迟单元的延迟时间受到规格和工艺的限制的情况下，也能缩小延迟时间调整的步伐，从而能使经延迟锁相环延迟锁相前后的信号的时序精准地对齐。
1.一种锁相环延迟时间调整装置，该锁相环延迟时间调整装置通过调整延迟锁相环的延迟时间，来使输入信号与输出信号的时序同步对齐，所述锁相环延迟时间调整装置的特征在于，包括：
2.如权利要求1所述的锁相环延迟时间调整装置，其特征在于，
3.如权利要求2所述的锁相环延迟时间调整装置，其特征在于，
4.如权利要求3所述的锁相环延迟时间调整装置，其特征在于，
5.一种时钟同步系统，其特征在于，包括：
6.如权利要求5所述的时钟同步系统，其特征在于，
7.如权利要求5或6所述的时钟同步系统，其特征在于，
8.一种锁相环延迟时间调整方法，该锁相环延迟时间调整方法通过调整延迟锁相环的延迟时间，来使输入信号与输出信号的时序同步对齐，所述锁相环延迟时间调整方法的特征在于，包括：
9.如权利要求8所述的锁相环延迟时间调整方法，其特征在于，
10.如权利要求9所述的锁相环延迟时间调整方法，其特征在于，
11.如权利要求10所述的锁相环延迟时间调整方法，其特征在于，
