本发明涉及计算机存储的，尤其涉及基于cxl的ddr4/5内存扩展控制器错误检查纠正方法。
背景技术：
1、cxl（compute express link）技术是一种高速、大容量中央处理器（cpu）到设备以及cpu到内存连接的开放标准，专为高性能数据中心计算机而设计。其建立在串行pciexpress（pcie）物理和电气接口的基础上，包括基于pcie的块输入/输出协议（cxl.io）以及用于访问系统内存（cxl.cache）和设备内存（cxl.mem）的新高速缓存一致性协议。串行通信和池功能使cxl内存在实现高存储容量时能够克服常见dram dimm内存的性能和插槽封装限制。
2、cxl内存扩展控制器芯片是一款cxl dram内存控制器，属于cxl协议所定义的第三种设备类型。该芯片支持jedec ddr4/5标准，同时也符合cxl 1.1/2.0规范，支持pcie 5.0的速率。该芯片可为cpu及基于cxl协议的设备内存提供高带宽、低延迟的高速互连解决方案，从而实现cpu与各cxl设备内存之间的内存共享，在大幅提升系统性能的同时，显著降低软件堆栈复杂性和数据中心总体拥有成本（tco）。
3、现有中，随着内存速率、颗粒密度和应用数量增加，内存故障率也随之增加，内存的ras特性显得尤为重要。ddr5相对于ddr4引入了一个新功能on-die ecc来增强内存的ras特性。
4、内存控制器memory controller（mc）之错误检查和纠正都是通过内存增加额外的ecc颗粒（称之为side-band ecc）来实现，其过程由mc来实现，只允许每个burst的数据（ddr4 64bit or ddr5 32bit）出现一个错误，当每个burst出现2个或以上的错误时，则无法保证准确纠错。
技术实现思路
1、本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
2、鉴于上述现有mc错误检查和纠正方法存在的问题，提出了本发明。
3、因此，本发明解决的技术问题是：当每个burst出现2个或以上的错误时，现有mc错误检查和纠正方法无法保证准确纠错的问题。
4、为解决上述技术问题，本发明提供如下技术方案：基于cxl的ddr4/5内存扩展控制器错误检查纠正方法，包括如下步骤：s1：于cpu中配置cxl协议；s2：cpu经过cxl从内存控制器读写内存64字节数据；s3：根据每n个burst的前后半段分别产生n组8bit side-bandecc，依据错误结果进行检查纠正。
5、作为本发明所述的基于cxl的ddr4/5内存扩展控制器错误检查纠正方法的一种优选方案，其中：依据错误结果进行检查纠正时，当每个burst出现2个或以上的错误时，则完成准确纠错。
6、作为本发明所述的基于cxl的ddr4/5内存扩展控制器错误检查纠正方法的一种优选方案，其中：ddr4/5 dram的颗粒宽度包括4bits，8bits，16bits。
7、本发明的有益效果：本发明提供基于cxl的ddr4/5内存扩展控制器错误检查纠正方法，相较于现有技术若是产生2个错误则即使已使用了ecc也无法更正的情况，本发明则有机会可以更正，解决了当每个burst出现2个或以上的错误时，现有mc错误检查和纠正方法无法保证准确纠错的问题。
1.基于cxl的ddr4/5内存扩展控制器错误检查纠正方法，其特征在于，包括如下步骤：
2.根据权利要求1所述的基于cxl的ddr4/5内存扩展控制器错误检查纠正方法，其特征在于：依据错误结果进行检查纠正时，当每个burst出现2个或以上的错误时，则完成准确纠错。
3.根据权利要求2所述的基于cxl的ddr4/5内存扩展控制器错误检查纠正方法，其特征在于：ddr4/5 dram的颗粒宽度包括4bits，8bits，16bits。
