一种抗辐射SOI基BCD集成器件结构

    技术2025-02-11  55


    本发明属于半导体功率器件领域,具体涉及抗辐射soi基bcd集成技术。


    背景技术:

    0、技术背景

    1、随着功率半导体器件在航空航天的电子系统等的应用越来越广泛,针对电源管理系统和栅驱动电路,抗辐射加固技术成为各个公司和高校的研究重点。作为功率集成电路中应用最广泛的制造工艺,bcd工艺将bjt、cmos和dmos三种类型的器件同时制作在一个半导体芯片上。而在太空辐射环境下,因为大面积的氧化层存在,器件性能会受到严重影响。在总剂量辐射效应影响下,dmos器件容易出现耐压和导通电阻的退化;bjt器件容易出现发射极与基极之间的表面电流增加,导致电流放大系数降低;nmos和pmos器件容易形成内部导电通路。可见辐射影响下整个电路可能无法正常工作,因此需要研究抗总剂量辐射的soi基bcd集成器件结构。


    技术实现思路

    1、为解决soi基bcd集成器件总剂量辐射后出现的性能退化现象,本发明提出了一种抗辐射soi基bcd集成技术。在太空环境中,器件受到总剂量辐射效应的影响,在埋氧化层和浅槽隔离氧化层中产生带正电的氧化层陷阱电荷。ldmos中,带正电的氧化层陷阱电荷会使漂移区表面和底部的电子浓度上升,从而造成ldmos的耐压和导通电阻退化;bjt中,带正电的氧化层陷阱电荷会使三极管基区表面的电子浓度上升,增加表面复合,从而造成发射极与基极之间的表面电流增加,三极管的电流放大系数受到影响;cmos中带正电的氧化层陷阱电荷会使浅槽隔离氧化层下方电子浓度上升,严重时可能会造成nmos的漏极和pmos的n阱导通,从而影响cmos的阈值电压。本发明通过引入第一导电类型注入区,让带正电的氧化层陷阱电荷发出的电力线终止于引入的第一导电类型注入区,由此屏蔽了总剂量辐射效应产生的氧化层陷阱电荷的影响,提高了soi基bcd集成器件的抗总剂量辐射能力。

    2、为了实现上述发明目的,本发明技术方案如下:

    3、一种抗辐射soi基bcd集成器件结构,包括位于底部的第一导电类型衬底1、位于第一导电类型衬底1上方的埋氧化层2、位于埋氧化层2上方的第一导电类型注入区a3;所述soi基上集成了ldmos器件、bjt器件和cmos器件;不同器件之间通过埋氧化层2和建立在埋氧化层2上的深槽隔离氧化层4实现完全隔离;

    4、所述ldmos器件内,第二导电类型漂移区5位于第一导电类型注入区a3上方,第一导电类型阱区b7位于第二导电类型漂移区5内部的左上角,第二导电类型阱区8位于第二导电类型漂移区5内部的右上角,第一导电类型重掺杂区9和作为源极的第二导电类型重掺杂区10并排位于第一导电类型阱区b7内部,作为漏极的第二导电类型重掺杂区10位于第二导电类型阱区8右上角,浅槽隔离氧化层13位于第二导电类型漂移区5表面,浅槽隔离氧化层13左端位于第一导电类型阱区b7右侧,浅槽隔离氧化层13右端延伸至第二导电类型阱区8内,栅氧化层11位于第二导电类型重掺杂区10和浅槽隔离氧化层13之间的硅表面,第一导电类型注入区b23位于浅槽隔离氧化层13下侧,多晶硅栅电极12位于栅氧化层11上方,源极金属电极a14位于第一导电类型重掺杂区9和作为源极的第二导电类型重掺杂区10上方,并把第一导电类型重掺杂区9和第二导电类型重掺杂区10短接,漏极金属电极a15位于作为漏极的第二导电类型重掺杂区10上方;

    5、所述bjt器件内,第二导电类型漂移区5位于第一导电类型注入区a3上方,第一导电类型阱区a6位于第二导电类型漂移区5左上方,作为集电区的第二导电类型阱区8位于第二导电类型漂移区5右上方,作为发射区的第二导电类型阱区8位于第一导电类型阱区a6左上角,一个浅槽隔离氧化层13位于作为发射区的第二导电类型阱区8和第一导电类型阱区a6的发射结表面,另一个浅槽隔离氧化层13位于第一导电类型阱区a6和作为集电区的第二导电类型阱区8的集电结表面,作为发射极的第二导电类型重掺杂区10位于作为发射区的第二导电类型阱区8左上角,作为基极的第一导电类型重掺杂区9位于两个浅槽隔离氧化层13之间,作为集电极的第二导电类型重掺杂区10位于作为集电区的第二导电类型阱区8右上角,发射极金属电极16和集电极金属电极18分别位于第二导电类型重掺杂区10上方,基极金属电极17位于第一导电类型重掺杂区9上方;

    6、所述cmos器件内,第二导电类型漂移区5位于第一导电类型注入区a3上方,第一导电类型阱区b7位于第二导电类型漂移区5左上角,作为源极和漏极的第二导电类型重掺杂区10位于第一导电类型阱区11表面,作为源极和漏极的第一导电类型重掺杂区9位于第二导电类型漂移区5表面,浅槽隔离氧化层13位于第二导电类型重掺杂区10和第一导电类型重掺杂区9之间,一个栅氧化层11位于作为源极和漏极的两个第二导电类型重掺杂区10之间的硅表面,另一个栅氧化层11位于作为源极和漏极的第一导电类型重掺杂区9之间的硅表面,多晶硅栅电极12位于栅氧化层11上方,在第二导电类型重掺杂区10上方形成源极金属电极b19和漏极金属电极b20,在第一导电类型重掺杂区9上方形成源极金属电极c21和漏极金属电极c22,第一导电类型注入区b23位于浅槽隔离氧化层13下侧的第一导电类型阱区b7表面。

    7、作为优选方式,第一导电类型注入区b23的上边界均与浅槽隔离氧化层13下边界相切。

    8、作为优选方式,ldmos器件内的第一导电类型注入区b23左边界位于浅槽隔离氧化层13下底左端点右侧,否则容易产生jeft效应,造成ldmos器件的导通电阻大幅度增加。

    9、作为优选方式,ldmos器件内的第一导电类型注入区b23右边界不超过第二导电类型阱区8左边界。

    10、作为优选方式,bjt器件内第一导电类型注入区b23的掺杂浓度高于第一导电类型阱区a6的掺杂浓度。

    11、作为优选方式,bjt器件内第一导电类型注入区b23位于作为发射区的第二导电类型阱区8的右侧,bjt器件内第一导电类型注入区b23右边界不超过第一导电类型阱区a6右边界。

    12、作为优选方式,cmos器件内第一导电类型注入区b23的掺杂浓度高于第一导电类型阱区b7的掺杂浓度。

    13、作为优选方式,cmos器件内第一导电类型注入区b23右边界不超过第一导电类型阱区b7右边界。

    14、作为优选方式,第一导电类型注入区b23和浅槽隔离氧化层13之间引入了第一导电类型高掺杂区a24,其中第一导电类型高掺杂区a24浓度高于第一导电类型注入区b23。

    15、作为优选方式,第一导电类型注入区b23和浅槽隔离氧化层13之间引入了第一导电类型高掺杂区a24,第一导电类型注入区a3和埋氧化层2之间也引入了第一导电类型高掺杂区b25,从而形成非均匀掺杂的第一导电类型层,第一导电类型高掺杂区a24浓度高于第一导电类型注入区b23,第一导电类型高掺杂区b25浓度高于第一导电类型注入区a3。

    16、本发明的有益效果为:本发明提供了一种抗辐射soi基bcd集成器件结构,在埋氧化层2上方和浅槽隔离氧化层13下方引入第一导电类型注入区a3和第一导电类型注入区b23,从而屏蔽了因总剂量辐射效应引起的氧化层陷阱电荷对各个器件性能影响,提高了整个bcd集成器件的抗总剂量辐射的能力。


    技术特征:

    1.一种抗辐射soi基bcd集成器件结构,其特征在于:包括位于底部的第一导电类型衬底(1)、位于第一导电类型衬底(1)上方的埋氧化层(2)、位于埋氧化层(2)上方的第一导电类型注入区a(3);所述soi基上集成了ldmos器件、bjt器件和cmos器件;不同器件之间通过埋氧化层(2)和建立在埋氧化层(2)上的深槽隔离氧化层(4)实现完全隔离;

    2.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:第一导电类型注入区b(23)的上边界均与浅槽隔离氧化层(13)下边界相切。

    3.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:ldmos器件内的第一导电类型注入区b(23)左边界位于浅槽隔离氧化层(13)下底左端点右侧,否则容易产生jeft效应,造成ldmos器件的导通电阻大幅度增加。

    4.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:ldmos器件内的第一导电类型注入区b(23)右边界不超过第二导电类型阱区(8)左边界。

    5.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:bjt器件内第一导电类型注入区b(23)的掺杂浓度高于第一导电类型阱区a(6)的掺杂浓度。

    6.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:bjt器件内第一导电类型注入区b(23)位于作为发射区的第二导电类型阱区(8)的右侧,bjt器件内第一导电类型注入区b(23)右边界不超过第一导电类型阱区a(6)右边界。

    7.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:cmos器件内第一导电类型注入区b(23)的掺杂浓度高于第一导电类型阱区b(7)的掺杂浓度。

    8.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:cmos器件内第一导电类型注入区b(23)右边界不超过第一导电类型阱区b(7)右边界。

    9.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:第一导电类型注入区b(23)和浅槽隔离氧化层(13)之间引入了第一导电类型高掺杂区a(24),其中第一导电类型高掺杂区a(24)浓度高于第一导电类型注入区b(23)。

    10.根据权利要求1所述的一种抗辐射soi基bcd集成器件结构,其特征在于:第一导电类型注入区b(23)和浅槽隔离氧化层(13)之间引入了第一导电类型高掺杂区a(24),第一导电类型注入区a(3)和埋氧化层(2)之间也引入了第一导电类型高掺杂区b(25),从而形成非均匀掺杂的第一导电类型层,第一导电类型高掺杂区a(24)浓度高于第一导电类型注入区b(23),第一导电类型高掺杂区b(25)浓度高于第一导电类型注入区a(3)。


    技术总结
    本发明提供了一种抗辐射SOI基BCD集成器件结构。相比于传统的SOI基BCD集成器件结构,本发明在埋氧化层上方的漂移区底部进行第一导电类型注入以形成埋层屏蔽层,并在浅槽隔离氧化层下方的硅表面进行第一导电类型注入以形成顶层屏蔽层。本发明提出的SOI基BCD集成技术可以屏蔽总剂量辐射效应产生的氧化层陷阱电荷对器件性能的影响,有效抑制LDMOS器件耐压和导通电阻的退化,降低了BJT器件共发射极电流放大系数的退化,同时也防止NMOS和PMOS内部导电通路的形成,提高了BCD集成器件的抗总剂量辐射的能力。

    技术研发人员:周锌,沈婕,蒋昊,初泓泽,乔明,张波
    受保护的技术使用者:电子科技大学
    技术研发日:
    技术公布日:2024/10/24
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