本发明属于可编程逻辑阵列芯片，具体涉及一种基于fpga的高精度tdc系统。
背景技术：
1、精密时间间隔测量在科研实验和实际生活生产中都有广泛的用途。在核物理与粒子物理实验中需要测量带电粒子飞行时间(time of flight,tof)与电离电子的漂移时间，根据测量结果获取粒子动量以及粒子径迹等信息，推导出粒子本征质量，完成对带电粒子种类鉴别。在高能物理实验中高精度时间间隔测量仪多用于粒子寿命检测。精密的时间不仅在原子核物理研究、粒子物理研究、地球动力学研究、相对论研究、脉冲星周期研究和人造卫星动力学测地等基础研究领域有重要的作用，而且在诸如航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等国防建设中也有普遍的应用。在社会民用方面，时间测量广泛应用于自动检测设备，激光测距、遥感成像，医疗图像扫描，相位测量，以及频率测量等研究领域。随着科技的高速发展，人们对时间测量的可靠性与时间分辨要求也越来越高。
2、通过调研国内外时间测量技术发展现状得知，使用现场可编程逻辑阵列芯片fpga设计时间-数字转换器同样可以实现很好的时间测量精度，且设计方式灵活，使用方便、成本也低廉。基于商用成熟的辅助开发工具的设计可以有效缩短研发周期，提高设计灵活性和可靠性，降低设计成本，且无流片风险。同时基于硬件描述语言成功设计的ip核(intellectual property core)，与fpga工艺相对独立，可灵活移植到不同厂商提供的fpga芯片，使得设计的再利用变得十分方便。
3、fpga内部有许多具备延时功能的基础逻辑单元可以用来构建延时链实现时间内插。fpga内部包含许多现成的链路结构，例如级联链，加法进位链等，这些链路结构都是经过优化设计的，可以提供非常短的时间延迟，并且由于结构的特点，受温度、电压、噪声的影响也比较小，非常适合用于构建延时链。从实现难度上来看，使用反相器、异或门等组成线型延迟线或环形延迟线最简易直观，但是基于逻辑门延时构造的延时链会随着每次编译执行结束而发生结构改变，也就是说编译器会将用于延时的逻辑单元随机布局布线到fpga芯片内部任何位置，从而导致延时时间难以预估。并且延时单元之间过长的走线容易受到温度、电压以及噪声的影响，造成测量误差。
4、基于fpga中的tdc通常利用进位链(carry chain)结构来实现精确的时间测量。进位链是一种快速的逻辑结构，用于实现加法器等需要快速传播的逻辑操作。然而，不同逻辑块之间的进位链宽度不一致会导致测量的不精确和线性度的恶化。
5、进位链的宽度指的是在单个逻辑块内能够传播的最大信号延迟长度，不一致的宽度会导致信号传播时间的非线性变化。
6、综上所述，现有技术存在时间分辨较低、线性度差，难以在工程中应用的问题。
技术实现思路
1、为了克服上述现有技术存在的不足，本发明的目的在于提供一种基于fpga的高精度tdc系统，该系统采用了子进位链(sub-tdl)的硬件架构，大大降低了fpga中由于不同逻辑块之间的进位链宽度不一致导致的线性度恶化问题。
2、为了实现上述目的，本发明采用的技术方案是：
3、一种基于fpga的高精度tdc系统，包括弱信号放大电路、甄别电路以及多级进位链的时间数字转换电路；
4、所述弱信号放大电路用于对微通道板光电倍增管(mcp-pmt)、单光子雪崩二极管(spad)的弱光探测器产生的超短脉冲起放大作用的弱信号放大电路，所述弱信号放大电路连接甄别电路的同相输入端；
5、甄别电路用于对弱光探测器产生的脉冲以及噪声产生的脉冲做甄别，通过设置阈值电压实现电平的调节，弱信号放大器和甄别电路组成的电路输出信号给多级进位链的时间数字转换电路；
6、所述多级进位链的时间数字转换电路用于对甄别后输入的脉冲做计数；其中甄别电路的比较器需要直流电压，采用数模转换器输出的直流电压。
7、所述弱信号放大电路包括轨到轨的高频高速运算放大器，设计增益大于100，相位补偿型的放大电路，在放大信号电平的同时保证信号的上升沿不变；
8、输入信号(input signal)通过一个耦合电容进入弱信号放大电路，所述耦合电容用于阻止直流分量进入弱信号放大电路中的放大器，保护放大器的输入端，输入信号经过一个电阻r1后，进入放大器的非反相输入端，放大器核心部分运算放大器，运算放大器的非反相输入端连接到输入信号经过的电阻r1，反相输入端连接到一个反馈电阻r2，该电阻再连接到运算放大器的输出端。
9、所述反相输入端和运算放大器输出端之间设置有一个反馈电容c2，用于稳定放大器。
10、运算放大器输出部分输出信号，运算放大器的输出端通过一个耦合电容c3，将放大的信号输出，阻止直流分量进入下一级电路，输出信号还通过一个负载电阻r3接地。
11、采用数模转换器(dac)作为模拟电压产生芯片用fpga对其驱动，通过上位机实现对甄别电路中阈值电压的调节，输入部分非反相输入(v_in+)连接到输入信号的正端，输入端与一个小电容c1并联，用于稳定输入信号，滤除高频噪声，反相输入(v_in-)连接到输入信号的负端，输入端与一个小电容c2并联，用于稳定输入信号，滤除高频噪声。
12、所述甄别电路中包括差分放大器，差分放大器由两个输入晶体管组成，分别接收非反相输入和反相输入，差分放大器的输出连接到下一级tdc电路，差分放大器将差分信号放大，输出级将放大的信号输出到负载。所述多级进位链的时间数字转换电路中，对比较器输出的差分信号，通过fpga内部的进位链(4级)的主进位链和四级子进位链实现高线性度和高时间分辨的tdc系统。
13、所述多级进位链的时间数字转换电路中的输入部分输入信号(hit)通过多个d触发器组成的输入链，进入多级进位链(carry4)，carry4单元结构每个carry4单元包含四个d触发器，输入信号通过这些d触发器依次传递，形成进位链；
14、时钟信号(clock)作为d触发器的clock信号。
15、时钟信号(clock)时钟信号用于同步所有d触发器的操作，每个寄存器从不同的d触发器获取数据，输出寄存器收集和存储这些数据，用于时间数字转换的后续处理；
16、所述输出寄存器包括输出寄存器1、输出寄存器2、输出寄存器3和输出寄存器4。
17、本发明的有益效果：
18、1.本发明由于采用子进位链(sub-tdl)的硬件架构，因此具有较高的线性度和精度，能够有效减少不同逻辑块之间的进位链宽度不一致带来的测量误差。
19、2.本发明通过基于fpga设计tdc，利用其内部各种“链”资源构建延迟时间短、实现方便的延时线进行时间内插，具有设计方式灵活、使用方便、成本低廉的优点。
20、3.本发明由于采用高速比较器组成的甄别电路，并配有可调节阈值的dac电路，因此能够将脉冲信号转换为差分信号，并灵活调整甄别电压阈值，提高了系统的适应性。附图说明
21、图1为本发明的结构图。
22、图2为基于fpga中多级进位链的tdc架构图。
23、图3为tdc前端高频高速模拟放大电路设计图。
24、图4为tdc甄别电路设计图。
1.一种基于fpga的高精度tdc系统，其特征在于，包括弱信号放大电路、甄别电路以及多级进位链的时间数字转换电路；
2.根据权利要求1所述的一种基于fpga的高精度tdc系统，其特征在于，所述弱信号放大电路包括轨到轨的高频高速运算放大器，在放大信号电平的同时保证信号的上升沿不变；
3.根据权利要求2所述的一种基于fpga的高精度tdc系统，其特征在于，所述反相输入端和运算放大器输出端之间设置有一个反馈电容c2，用于稳定放大器。
4.根据权利要求1所述的一种基于fpga的高精度tdc系统，其特征在于，高精密信号放大电路输出部分输出信号，放大器的输出端通过一个耦合电容c3，将放大的信号输出，阻止直流分量进入下一级电路，输出信号还通过一个负载电阻r3接地。
5.根据权利要求1所述的一种基于fpga的高精度tdc系统，其特征在于，采用数模转换器(dac)作为模拟电压产生芯片用fpga对其驱动，通过上位机实现对甄别电路中阈值电压的调节，输入部分非反相输入(v_in+)连接到输入信号的正端，输入端与一个小电容c1并联，用于稳定输入信号，滤除高频噪声，反相输入(v_in-)连接到输入信号的负端，输入端与一个小电容c2并联，用于稳定输入信号，滤除高频噪声。
6.根据权利要求1所述的一种基于fpga的高精度tdc系统，其特征在于，所述甄别电路中包括差分放大器，差分放大器由两个输入晶体管组成，分别接收非反相输入和反相输入，差分放大器的输出连接到电流镜电路，电流镜电路通过电流镜晶体管将差分放大器的输出电流放大，输出级增益级晶体管接收电流镜电路的输出，并进一步放大信号，输出级晶体管将放大的信号输出到负载。
7.根据权利要求1所述的一种基于fpga的高精度tdc系统，其特征在于，所述多级进位链的时间数字转换电路中，对比较器输出的差分信号，通过fpga内部的进位链(4级)的主进位链和四级子进位链实现高线性度和高时间分辨的tdc系统。
8.根据权利要求7所述的一种基于fpga的高精度tdc系统，其特征在于，所述多级进位链的时间数字转换电路中的输入部分输入信号(hit)通过多个d触发器组成的输入链，进入多级进位链(carry4)，carry4单元结构每个carry4单元包含四个d触发器，输入信号通过这些d触发器依次传递，形成进位链；
9.根据权利要求8所述的一种基于fpga的高精度tdc系统，其特征在于，时钟信号(clock)时钟信号用于同步所有d触发器的操作，每个寄存器从不同的d触发器获取数据，输出寄存器收集和存储这些数据，用于时间数字转换的后续处理；
