本公开涉及半导体，尤其涉及一种存储器和控制器。
背景技术：
1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(double data rate，ddr)传输的存储器等器件。
2、随着存储器的传输速度越来越快、存储单元缩小以及行锤击(row hammer)等原因，存储器中可能会发生错误，这就需要对存储器进行错误检查并及时纠正检查到的错误。以动态随机存取存储器(dynamic random access memory，dram)为例，错误检查与清除(error check and scrub，ecs)操作允许dram内部读取、修改检测到的错误码字，并将修正后的数据写回存储阵列。
技术实现思路
1、第一方面，本公开实施例提供了一种存储器，包括ecs电路，所述ecs电路包括ecs模块和寄存器模块，其中：
2、所述ecs模块，用于接收控制器发送的周期控制信号，根据所述周期控制信号生成ecs时钟信号，并基于所述ecs时钟信号执行ecs操作，在完成本轮ecs操作后生成并输出错误信息；其中，所述ecs时钟信号的周期与所述本轮ecs操作的执行周期呈正相关；
3、所述寄存器模块，连接所述ecs模块，用于接收所述错误信息，并将所述错误信息发送给所述控制器，以使所述控制器根据所述错误信息更新所述周期控制信号；
4、其中，所述ecs模块根据更新后的所述周期控制信号执行下一轮ecs操作。
5、在一些实施例中，ecs模块包括时钟生成模块和ecs执行模块，其中：
6、所述时钟生成模块，用于接收所述周期控制信号，并根据所述周期控制信号生成所述ecs时钟信号；
7、所述ecs执行模块，用于接收所述ecs时钟信号，并根据所述ecs时钟信号执行所述ecs操作，在执行所述ecs操作的过程中记录所述错误信息以及在完成所述本轮ecs操作后发送所述错误信息。
8、在一些实施例中，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括第一振荡器模块和第一分频模块，其中：
9、所述第一振荡器模块，用于接收n个所述控制子信号，根据n个所述控制子信号生成第一振荡时钟信号；其中，所述第一振荡时钟信号的频率与所述n个控制子信号中处于有效状态的控制子信号具有对应关系；
10、所述第一分频模块，用于接收所述第一振荡时钟信号，对所述第一振荡时钟信号进行n分频处理，得到所述ecs时钟信号；其中，所述ecs时钟信号的频率为所述第一振荡时钟信号的频率的n分之一，n为大于0的整数。
11、在一些实施例中，所述第一分频模块包括级联的m个第一分频子模块，第一级所述第一分频子模块的输入端用于接收所述第一振荡时钟信号，第二级至第m级所述第一分频子模块的输入端均与前一级所述第一分频子模块的输出端连接；其中：
12、所述m个第一分频子模块，用于对所述第一振荡时钟信号进行n分频处理，得到所述ecs时钟信号；其中，第m级所述第一分频子模块的输出端用于输出所述ecs时钟信号，且n和m的关系为：n＝2m。
13、在一些实施例中，每个所述第一分频子模块均包括第一d触发器，其中：
14、所述第一d触发器的反相输出端与其输入端连接，所述第一d触发器的时钟端作为所述第一分频子模块的输入端，所述第一d触发器的同相输出端作为所述第一分频子模块的输出端，所述第一d触发器的复位端用于接收复位信号。
15、在一些实施例中，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括第二振荡器模块和第二分频模块，其中：
16、所述第二振荡器模块，用于输出预设频率的第二振荡时钟信号；
17、所述第二分频模块，用于接收所述第二振荡时钟信号和n个所述控制子信号，并根据n个所述控制子信号对所述第二振荡时钟信号进行s分频处理，得到所述ecs时钟信号；其中，所述ecs时钟信号的频率为所述第二振荡时钟信号的频率的s分之一，s为大于0的整数，且s的取值与所述n个控制子信号中处于有效状态的控制子信号具有对应关系。
18、在一些实施例中，所述第二分频模块包括级联的k个第二分频子模块和第一选择输出模块，k为大于或者等于n的整数，第一级所述第二分频子模块的输入端用于接收所述第二振荡时钟信号，第二级至第k级所述第二分频子模块的输入端均与前一级所述第二分频子模块的输出端连接；其中，所述k个第二分频子模块，用于基于所述第二振荡时钟信号进行分频处理，得到n个初始分频时钟信号；其中，所述k个第二分频子模块中的n个所述第二分频子模块的输出端分别用于输出一个所述初始分频时钟信号；
19、所述第一选择输出模块，用于接收n个所述控制子信号和n个所述初始分频时钟信号，并根据n个所述控制子信号对n个所述初始分频时钟信号进行选择输出，得到所述ecs时钟信号。
20、在一些实施例中，每个所述第二分频子模块均包括第二d触发器，所述第一选择输出模块包括第一或门和n个第一与门，其中：
21、所述第二d触发器的反相输出端与其输入端连接，所述第二d触发器的时钟端作为所述第二分频子模块的输入端，所述第二d触发器的同相输出端作为所述第二分频子模块的输出端，所述第二d触发器的复位端均用于接收复位信号；
22、第i个所述第一与门的第一输入端用于接收第i个控制子信号，第i个所述第一与门的第二输入端与对应的一个所述第二d触发器的同相输出端连接，用于接收对应的所述初始分频时钟信号；
23、所述第一或门包括n个输入端，所述第一或门的第i个输入端与第i个所述第一与门的输出端连接，所述第一或门的输出端用于输出所述ecs时钟信号；
24、其中，i为大于0且小于或者等于n的整数。
25、在一些实施例中，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括n个第三振荡器模块和第二选择输出模块，其中：
26、第i个所述第三振荡器模块，用于输出第i个第三震荡时钟信号；其中，所述第i个第三震荡时钟信号的频率与第i个所述控制子信号具有对应关系；
27、所述第二选择输出模块，用于接收n个所述控制子信号和n个所述第三震荡时钟信号，并根据n个所述控制子信号对n个所述第三震荡时钟信号进行选择输出，得到所述ecs时钟信号。
28、在一些实施例中，所述第二选择输出模块包括第二或门和n个第二与门，其中：
29、第i个所述第二与门的第一输入端用于接收第i个控制子信号，第i个所述第二与门的第二输入端用于接收第i个所述第三震荡时钟信号；
30、所述第二或门包括n个输入端，所述第二或门的第i个输入端与第i个所述第二与门的输出端连接，所述第二或门的输出端用于输出所述ecs时钟信号；
31、其中，i为大于0且小于或者等于n的整数。
32、在一些实施例中，所述错误信息包括ecs错误数，更新后的所述周期控制信号和所述ecs错误数相关，以使根据更新后的所述周期控制信号生成的ecs时钟信号的周期与所述ecs错误数呈负相关。
33、第二方面，本公开实施例提供了一种控制器，包括比较模块和控制模块，其中：
34、所述比较模块，用于接收存储器发送的错误信息，所述错误信息包括ecs错误数，将所述ecs错误数与预设阈值进行比较，根据比较结果生成比较信号；
35、所述控制模块，用于接收所述比较信号，根据所述比较信号更新周期控制信号，并将更新后的所述周期控制信号发送给所述存储器，以使所述存储器根据更新后的所述周期控制信号执行下一轮ecs操作；
36、其中，所述周期控制信号指示执行一轮ecs操作的周期。
37、在一些实施例中，所述预设阈值包括n-1个预设子阈值，所述比较模块包括n-1个比较子模块，所述比较信号包括n个比较子信号，n为大于1的整数，其中：
38、所述n-1个比较子模块，用于将所述ecs错误数分别与所述n-1个预设子阈值进行比较，根据比较结果生成所述n个比较子信号；其中，所述n个比较子信号仅包括一个处于有效状态的比较子信号；
39、所述控制模块，用于接收所述n个比较子信号，根据所述n个比较子信号，生成所述周期控制信号；其中，所述周期控制信号所指示的执行一轮ecs操作的周期与所述处于有效状态的比较子信号具有对应关系。
40、在一些实施例中，所述周期控制信号包括n个控制子信号，其中：
41、在第i个所述比较子信号处于有效状态的情况下，第(n-i+1)个所述控制子信号处于有效状态；i为大于0且小于或者等于n的整数。
42、在一些实施例中，当n>2时，第1个预设子阈值<第2个预设子阈值<…<第n-1个预设子阈值；其中：
43、第1个所述比较子模块，用于接收所述存储器发送的ecs错误数，将所述ecs错误数与所述第1个预设子阈值进行比较，若所述ecs错误数小于或者等于所述第1个预设子阈值，则生成处于有效状态的第1个比较子信号；以及若所述ecs错误数大于所述第1个预设子阈值，则将所述ecs错误数发送给第2个比较子模块；
44、第y个所述比较子模块，用于在所述ecs错误数大于第y-1个预设子阈值时，接收第y-1个所述比较子模块发送的ecs错误数，将所述ecs错误数与第y个预设子阈值进行比较，若所述ecs错误数小于或者等于所述第y个预设子阈值，则生成处于有效状态的第y个比较子信号；若所述ecs错误数大于所述第y个预设子阈值，将所述ecs错误数发送至第y+1个所述比较子模块；其中，y为大于1且小于n-1的整数；
45、第n-1个所述比较子模块，用于在所述ecs错误数大于第n-2个预设子阈值时，接收第n-2个所述比较子模块发送的ecs错误数，若所述ecs错误数小于或者等于第n-1个预设子阈值，则生成处于有效状态的第n-1个比较子信号；若所述ecs错误数大于所述第n-1个预设子阈值，则生成处于有效状态的第n个比较子信号。
46、在一些实施例中，当n＝2时，所述预设阈值仅包括1个第一预设子阈值，所述比较模块包括1个比较子模块，所述比较信号包括第一比较子信号和第二比较子信号，其中：
47、所述比较子模块，用于接收所述存储器发送的ecs错误数，将所述ecs错误数与所述第一预设子阈值进行比较，若所述ecs错误数小于或者等于所述第一预设子阈值，则生成处于有效状态的所述第一比较子信号和处于无效状态的所述第二比较子信号；以及若所述ecs错误数大于所述第一预设子阈值，则生成处于无效状态的所述第一比较子信号和处于有效状态的所述第二比较子信号。
48、本公开实施例提供了一种存储器和控制器，该存储器包括ecs电路，ecs电路包括：ecs模块，用于接收控制器发送的周期控制信号，根据周期控制信号生成ecs时钟信号，并基于ecs时钟信号执行ecs操作，在完成本轮ecs操作后生成并输出错误信息；其中，ecs时钟信号的周期与执行本轮ecs操作的周期呈正相关；寄存器模块，连接ecs模块，用于接收错误信息，并将错误信息发送给控制器，以使控制器根据错误信息更新周期控制信号；其中，ecs模块根据更新后的周期控制信号执行下一轮ecs操作。该控制器包括：比较模块，用于接收存储器发送的错误信息，错误信息包括ecs错误数，将ecs错误数与预设阈值进行比较，根据比较结果生成比较信号；控制模块，用于接收比较信号，根据比较信号更新周期控制信号，并将更新后的周期控制信号发送给存储器，以使存储器根据更新后的周期控制信号执行下一轮ecs操作；其中，周期控制信号指示执行一轮ecs操作的周期。这样，在存储器中，ecs电路根据控制器下发的周期控制信号来调整执行一轮ecs操作的周期，并在执行ecs操作后将错误信息发送给控制器，该错误信息中包括ecs错误数，从而控制器根据ecs错误数更新周期控制信号，进而调节ecs电路执行下一轮ecs操作的周期，形成闭环控制，使得在ecs错误数增多的情况下，缩短执行一轮ecs操作的周期，在ecs错误数减小的情况下，提高执行一轮ecs操作的周期，在保证ecs电路正常工作的情况下，还能够节省存储器的功耗，提高存储器执行ecs操作的灵活性，进而提升存储器的性能。
1.一种存储器，其特征在于，包括ecs电路，所述ecs电路包括ecs模块和寄存器模块，其中：
2.根据权利要求1所述的存储器，其特征在于，所述ecs模块包括时钟生成模块和ecs执行模块，其中：
3.根据权利要求2所述的存储器，其特征在于，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括第一振荡器模块和第一分频模块，其中：
4.根据权利要求3所述的存储器，其特征在于，所述第一分频模块包括级联的m个第一分频子模块，第一级所述第一分频子模块的输入端用于接收所述第一振荡时钟信号，第二级至第m级所述第一分频子模块的输入端均与前一级所述第一分频子模块的输出端连接；其中：
5.根据权利要求4所述的存储器，其特征在于，每个所述第一分频子模块均包括第一d触发器，其中：
6.根据权利要求2所述的存储器，其特征在于，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括第二振荡器模块和第二分频模块，其中：
7.根据权利要求6所述的存储器，其特征在于，所述第二分频模块包括级联的k个第二分频子模块和第一选择输出模块，第一级所述第二分频子模块的输入端用于接收所述第二振荡时钟信号，第二级至第k级所述第二分频子模块的输入端均与前一级所述第二分频子模块的输出端连接；其中，所述k个第二分频子模块，用于基于所述第二振荡时钟信号进行分频处理，得到n个初始分频时钟信号；其中，所述k个第二分频子模块中的n个所述第二分频子模块的输出端分别用于输出一个所述初始分频时钟信号；
8.根据权利要求7所述的存储器，其特征在于，每个所述第二分频子模块均包括第二d触发器，所述第一选择输出模块包括第一或门和n个第一与门，其中：
9.根据权利要求2所述的存储器，其特征在于，所述周期控制信号包括n个控制子信号，n为大于1的整数，所述时钟生成模块包括n个第三振荡器模块和第二选择输出模块，其中：
10.根据权利要求9所述的存储器，其特征在于，所述第二选择输出模块包括第二或门和n个第二与门，其中：
11.根据权利要求1至10任一项所述的存储器，其特征在于，所述错误信息包括ecs错误数，更新后的所述周期控制信号和所述ecs错误数相关，以使根据更新后的所述周期控制信号生成的ecs时钟信号的周期与所述ecs错误数呈负相关。
12.一种控制器，其特征在于，包括比较模块和控制模块，其中：
13.根据权利要求12所述的控制器，其特征在于，所述预设阈值包括n-1个预设子阈值，所述比较模块包括n-1个比较子模块，所述比较信号包括n个比较子信号，n为大于1的整数，其中：
14.根据权利要求13所述的控制器，其特征在于，所述周期控制信号包括n个控制子信号，其中：
15.根据权利要求14所述的控制器，其特征在于，当n>2时，第1个预设子阈值<第2个预设子阈值<…<第n-1个预设子阈值；其中：
16.根据权利要求14所述的控制器，其特征在于，当n＝2时，所述预设阈值仅包括1个第一预设子阈值，所述比较模块包括1个比较子模块，所述比较信号包括第一比较子信号和第二比较子信号，其中：
