本公开涉及半导体领域，尤其涉及一种存储器、内建自测试方法和测试系统。
背景技术：
1、存储器内建自测试(memory build-in-self test，mbist)是一种可测性设计(design for test，dft)技术，其将器件的测试结构置于该器件内部，可以针对目标电路自动生成测试向量，并对输出结果进行比较以得到芯片的最终测试结果。目前，在mbist测试中，由于芯片面积的限制，只有2个错误地址会被记录下来，后续通过封装后修复(memorypost package repair，mppr)技术进行修复。
技术实现思路
1、本公开提供了一种存储器、内建自测试方法和测试系统。
2、本公开的技术方案是这样实现的：
3、第一方面，本公开实施例提供了一种存储器，所述存储器包括计数器，且所述计数器用于对数据校验得到的错误数据位进行计数；所述存储器还包括内建自测试模块；所述内建自测试模块，配置为利用内建自测试逻辑进行自测试，并在执行所述自测试的过程中，每检测到1个数据错误，输出1个标志脉冲信号；所述计数器，与所述内建自测试模块连接，配置为在所述自测试的过程中，接收所述标志脉冲信号，对所述标志脉冲信号进行计数。
4、在一些实施例中，所述计数器包括第一计数器和第二计数器；所述计数器，配置为在所述第一计数器的计数值未达到最大值时，每接收到1个所述标志脉冲信号，对所述第一计数器的计数值进行加一处理；以及，在所述第一计数器的计数值达到最大值后，在接收到下一个所述标志脉冲信号时，对所述第二计数器的计数值和所述第一计数器的计数值各自进行加一处理。
5、在一些实施例中，所述计数器，还配置为接收第一类脉冲信号和第二类脉冲信号，利用所述第一计数器对所述第一类脉冲信号进行计数，利用所述第二计数器对所述第二类脉冲信号进行计数；其中，每一所述第一类脉冲信号表征利用奇时钟传输的数据经数据校验发现错误，每一所述第二类脉冲信号表征利用偶时钟传输的数据经数据校验发现错误，所述系统奇时钟信号和所述系统偶时钟信号的相位相反。
6、在一些实施例中，所述计数器还包括第一逻辑单元；所述第一逻辑单元的输入端用于接收所述标志脉冲信号和所述第一类脉冲信号，所述第一逻辑单元的输出端与所述第一计数器连接；所述第一逻辑单元，配置为若接收到1个所述标志脉冲信号或1个所述第一类脉冲信号，则输出1个第一处理信号；所述第一计数器，配置为对所述第一处理信号进行计数。
7、在一些实施例中，所述第一计数器，还配置为若自身的计数值达到最大值，输出第一状态的低位进位信号；若自身的计数值未达到最大值，输出第二状态的进位信号；所述计数器还包括门控单元和第二逻辑单元，所述门控单元的输入端接收所述标志脉冲信号和进位信号，所述门控单元的输出端用于输出中间脉冲信号；所述第二逻辑单元的输入端接收所述中间脉冲信号和所述第二类脉冲信号；所述门控单元，配置为在所述进位信号处于第一状态时，将所述标志脉冲信号输出为中间脉冲信号；或者，在所述进位信号处于第二状态时，屏蔽所述标志脉冲信号；所述第二逻辑单元，与所述门控单元连接，配置为接收所述中间脉冲信号，将所述中间脉冲信号输出为第二处理信号；或者，接收所述第二类脉冲信号，将所述第二类脉冲信号输出为所述第二处理信号；所述第二计数器，配置为对所述第二处理信号进行计数处理。
8、在一些实施例中，所述第一类脉冲信号包括第一结果信号和第二结果信号，所述第一逻辑单元的三输入端分别用于接收所述第一结果信号、所述第二结果信号和所述标志脉冲信号，所述第一逻辑单元的输出端用于输出所述第一处理信号；所述第一结果信号表征利用奇时钟传输的低字节数据经数据校验发现错误，所述第二结果信号表征利用奇时钟传输的高字节数据经数据校验发现错误。
9、在一些实施例中，所述第二类脉冲信号包括第三结果信号和第四结果信号，所述第二逻辑单元的三输入端分别用于接收所述第三结果信号、所述第四结果信号和所述中间脉冲信号，所述第二逻辑单元的输出端用于输出所述第二处理信号；所述第三结果信号表征利用偶时钟传输的低字节数据经数据校验发现错误，所述第四结果信号表征用偶时钟传输的高字节数据经数据校验发现错误。
10、在一些实施例中，所述第一计数器，还配置为接收第一使能信号；其中，处于使能状态的所述第一使能信号用于使能所述第一计数器，所述第一使能信号在所述自测试的至少部分阶段以及所述数据校验的至少部分阶段处于使能状态；所述第二计数器，还配置为接收第二使能信号；其中，处于使能状态的所述第二使能信号用于使能所述第二计数器，所述第二使能信号在所述自测试的至少部分阶段以及所述数据校验的至少部分阶段处于使能状态。
11、在一些实施例中，所述计数器，还配置为在所述自测试结束后，将所述第一计数器的计数值和所述第二计数器的计数值合并输出为最终错误值，以指示本次所述自测试中检测到的错误总数量。
12、第二方面，本公开实施例提供了一种测试方法，应用于包括计数器的存储器，且所述计数器用于对数据校验得到的错误数据位进行计数；所述方法包括：
13、在内建自测试模式下，利用内建自测试逻辑进行自测试；以及，在所述自测试的过程中，利用所述计数器对所检测到的数据错误进行计数。
14、在一些实施例中，所述计数器包括第一计数器和第二计数器；所述利用计数器对所检测到的数据错误进行计数，包括：
15、若所述第一计数器的计数值未达到最大值，则每检测到1个数据错误，对所述第一计数器的计数值进行加一处理；若所述第一计数器的计数值达到最大值，则在检测到下一个数据错误时，对所述第二计数器的计数值和所述第一计数器的计数值各自进行加一处理。
16、在一些实施例中，所述方法还包括：
17、利用所述第一计数器对第一类错误进行计数处理；利用所述第二计数器对第二类错误进行计数处理；其中，每一所述第一类脉冲信号表征利用奇时钟传输的数据经数据校验发现错误，每一所述第二类脉冲信号表征利用偶时钟传输的数据经数据校验发现错误，所述系统奇时钟信号和所述系统偶时钟信号的相位相反。
18、在一些实施例中，所述方法还包括：
19、在所述自测试结束后，将所述第一计数器的计数值和所述第二计数器的计数值合并输出为最终错误值，以指示本次所自测试中检测到的错误总数量。
20、第三方面，本公开实施例提供了一种测试系统，所述测试系统包括内存控制器和存储器，所述内存控制器和所述存储器连接；所述内存控制器，配置为向所述存储器发送自测试指令；所述存储器，配置为在接收到所述自测试指令后，利用内建测试逻辑执行自测试，在所述自测试的过程中，利用计数器对所检测到的数据错误进行计数。
21、本公开实施例提供了一种存储器、内建自测试方法和测试系统，能够复用数据校验过程的计数器对内建自测试检测到的数据错误进行计数，从而内建自测试可以提供更多的测试结果信息，提高测试效率，丰富测试功能，而且对存储器的电路面积影响很小，不会降低存储器的性能。
1.一种存储器，其特征在于，所述存储器包括计数器，且所述计数器用于对数据校验得到的错误数据位进行计数；
2.根据权利要求1所述的存储器，其特征在于，所述计数器包括第一计数器和第二计数器；
3.根据权利要求2所述的存储器，其特征在于，
4.根据权利要求3所述的存储器，其特征在于，所述计数器还包括第一逻辑单元；所述第一逻辑单元的输入端用于接收所述标志脉冲信号和所述第一类脉冲信号，所述第一逻辑单元的输出端与所述第一计数器连接；
5.根据权利要求3所述的存储器，其特征在于，
6.根据权利要求4所述的存储器，其特征在于，所述第一类脉冲信号包括第一结果信号和第二结果信号，所述第一逻辑单元的三输入端分别用于接收所述第一结果信号、所述第二结果信号和所述标志脉冲信号，所述第一逻辑单元的输出端用于输出所述第一处理信号；
7.根据权利要求5所述的存储器，其特征在于，所述第二类脉冲信号包括第三结果信号和第四结果信号，所述第二逻辑单元的三输入端分别用于接收所述第三结果信号、所述第四结果信号和所述中间脉冲信号，所述第二逻辑单元的输出端用于输出所述第二处理信号；
8.根据权利要求3所述的存储器，其特征在于，
9.根据权利要求2-8任一项所述的存储器，其特征在于，
10.一种内建自测试方法，其特征在于，应用于包括计数器的存储器，且所述计数器用于对数据校验得到的错误数据位进行计数；所述方法包括：
11.根据权利要求10所述的方法，其特征在于，所述计数器包括第一计数器和第二计数器；所述利用计数器对所检测到的数据错误进行计数，包括：
12.根据权利要求11所述的方法，其特征在于，所述方法还包括：
13.根据权利要求11或12所述的方法，其特征在于，所述方法还包括：
14.一种测试系统，其特征在于，所述测试系统包括内存控制器和存储器，所述内存控制器和所述存储器连接；
