本公开实施例涉及半导体领域，特别涉及一种半导体结构及制备方法。
背景技术：
1、随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)器件的特征尺寸不断缩小，mosfet器件面临一系列的挑战。
2、mosfet器件包括立式存储晶体管，立式存储晶体管是形成在位线和字线空间相交的交叠区域。一个立式存储晶体管在垂直于字线方向上的宽度尺寸为3f，在垂直于位线方向上的宽度尺寸为2f，一个存储晶体管的在衬底上需要为其配置的面积即为6f2(3f*2f，即3×2埋入式字线结构)，其中，f为最小特征尺寸。然而，埋入式字线结构的单元配置尺寸较大，控制能力有限。其中，“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，n个存储晶体管在衬底上所占用的尺寸为m，那么一个存储晶体管在衬底上的单元配置尺寸即为n/m。
3、如何降低单位配置尺寸并提高存储密度，已成为本领域技术人员亟待解决的一个重要问题。
技术实现思路
1、本公开实施例提供一种半导体结构及制备方法，至少有利于降低单位配置尺寸并提高存储密度。
2、根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底内具有沿第一方向延伸的位线；半导体柱，所述半导体柱位于所述基底内，所述半导体柱与所述位线电连接；所述半导体柱包括沟道区以及位于所述沟道区两侧的两个掺杂区，所述两个掺杂区的其中一掺杂区与所述位线电连接；所述沟道区在所述两个掺杂区的每一掺杂区的正投影均位于所述每一掺杂区内；字线，所述字线沿第二方向延伸，所述字线位于所述基底内，所述字线环绕所述沟道区；存储结构，所述存储结构位于所述基底上，所述存储结构与所述两个掺杂区的另一掺杂区电连接；其中，所述第一方向与所述第二方向相交。
3、在一些实施例中，多个沿第一方向和第二方向阵列排布的所述半导体柱，所述位线与沿第一方向排布的每一所述半导体柱的其中一掺杂区电连接，所述字线环绕沿第二方向排布的每一所述半导体柱的沟道区。
4、在一些实施例中，所述位线与所述字线的每一相交区域构成一个晶体管，所述晶体管包括所述半导体柱，所述两个掺杂区分别作为所述晶体管的源极端和漏极端。
5、在一些实施例中，所述基底包括：衬底，所述位线位于所述衬底表面；隔离结构，隔离结构位于所述衬底表面，所述隔离结构位于相邻的所述半导体柱之间。
6、在一些实施例中，所述字线包括主体部和连接部，所述主体部位于所述两个掺杂区之间，所述连接部相对的两端分别连接对应于相邻的两个所述半导体柱的主体部。
7、在一些实施例中，沿垂直于所述基底表面的方向，所述沟道区的轴线与所述两个掺杂区的任一掺杂区的轴线重叠。
8、根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底，所述基底内具有沿第一方向延伸的位线；形成半导体柱，所述半导体柱位于所述基底内，所述半导体柱与所述位线电连接；所述半导体柱包括沟道区以及位于所述沟道区两侧的两个掺杂区，所述两个掺杂区的其中一掺杂区与所述位线电连接；所述沟道区在所述两个掺杂区的每一掺杂区的正投影均位于所述每一掺杂区内；形成字线，所述字线沿第二方向延伸，所述字线位于所述基底内，所述字线环绕所述沟道区；形成存储结构，所述存储结构位于所述基底上，所述存储结构与所述两个掺杂区的另一掺杂区电连接。
9、在一些实施例中，形成所述位线的工艺步骤包括：提供衬底，在所述衬底表面形成第一导电层；在所述第一导电层表面形成层叠的第一半导体膜、第一间隔膜、第二导电层以及第二间隔膜；在所述第一间隔膜内、第二导电层内以及第二间隔膜内以及所述第二间隔膜表面形成第二半导体膜，所述第二半导体膜位于所述第一半导体膜上；图形化所述第二半导体膜、第二导电层、第一半导体膜以及第一导电层，形成第二凹槽，剩余的所述第一导电层作为所述位线。
10、在一些实施例中，形成所述第二半导体膜之前还包括：图形化第一间隔膜、第二导电层以及第二间隔膜形成第一凹槽，所述第一凹槽底部暴露出所述第一半导体膜；在所述第一凹槽以及第二间隔膜表面形成连续的第二半导体膜。
11、在一些实施例中，形成所述字线的工艺步骤包括：形成第一隔离层，所述第一隔离层位于所述第二凹槽内，所述第一隔离层的顶面不高于所述第二导电层远离所述衬底的顶面；形成第三导电层，所述第三导电层位于所述第二凹槽内以及所述第一隔离层表面；图形化所述第二半导体膜、第二导电层以及第一半导体膜形成第三凹槽，所述第三凹槽的底部暴露所述位线，所述第三凹槽的延伸方向与所述第二凹槽的延伸方向不同，剩余的所述第三导电层与所述第二导电层作为所述字线，剩余的所述第一半导体膜以及第二半导体膜作为所述半导体柱。
12、在一些实施例中，形成所述位线的工艺步骤包括：提供衬底，在所述衬底上形成第一导电层；图形化所述第一导电层，形成间隔排布的所述位线。
13、在一些实施例中，在形成第一导电层之后，图形化所述第一导电层之前包括：在第一导电层表面形成层叠的第一半导体膜以及第一间隔膜，图形化第一导电层的同时图形化第一半导体膜以及第一间隔膜；形成所述半导体柱和所述字线的工艺步骤包括：形成第一隔离层，所述第一隔离层位于间隔排布的位线之间，所述第一隔离层远离所述衬底的顶面高于所述位线的顶面；在所述第一间隔膜以及第一隔离层的表面形成层叠的第二导电层以及第二间隔膜；图形化所述第一间隔膜、第二导电层以及第二间隔膜形成第一凹槽，所述第一凹槽的底部暴露出所述第一半导体膜的顶面；形成第二半导体膜，所述第二半导体膜位于所述第一凹槽内以及所述第一半导体膜表面；图形化所述第二半导体膜、所述第一间隔膜、第二导电层以及第二间隔膜形成第三凹槽，所述第三凹槽的底部暴露出所述位线的顶面，剩余的所述第一半导体膜与所述第二半导体膜作为所述半导体柱，剩余的所述第二导电层作为所述字线。
14、在一些实施例中，形成所述字线之后还包括：形成第二隔离层，所述第二隔离层填充满所述第三凹槽，所述第二隔离层、衬底以及剩余的所述第一隔离层作为所述基底。
15、在一些实施例中，形成所述第二半导体膜的工艺步骤包括：形成第一膜，所述第一膜位于所述第一凹槽内；形成第二膜，所述第二膜位于所述第一膜以及第一间隔膜表面，所述第一半导体膜以及第二膜作为所述两个掺杂区，所述第一膜作为沟道区，所述两个掺杂区与所述沟道区构成所述半导体柱。
16、在一些实施例中，所述第一膜的材料与所述第二膜或所述第一半导体膜的至少一者材料不相同。
17、本公开实施例提供的技术方案至少具有以下优点：
18、本公开实施例提供的半导体结构中，位线沿第一方向延伸，字线沿第二方向延伸，且第一方向与第二方向相交，即位线与字线两者在空间内具有相交区域，且这个相交区域可以用于设定晶体管结构。与位线与字线两者的延伸方向不相交相比，本公开实施例提供的半导体结构中减少了一个相交区域所占据的尺寸，从而可以缩小位线和字线占据尺寸。沟道区在两个掺杂区的每一掺杂区的正投影均位于每一掺杂区内，且字线位于两个掺杂区内，则半导体柱的区域与字线区域在空间内存在交叠区域。与字线和半导体柱之间无交叠区域相比，本公开实施例提供的半导体结构中减少了交叠区域所占据的尺寸，如此，可以减少一个存储单元在衬底上为其配置的单元配置尺寸，可以增加集成电路的存储密度。此外，本公开实施例提供的半导体结构为立式半导体结构，字线也非埋入式字线，则字线与位线的排布方式不会影响关键尺寸，晶体管密度，制造难度和成本。
1.一种半导体结构，其特征在于，包括：
2.根据权利要求1所述的半导体结构，其特征在于，多个沿第一方向和第二方向阵列排布的所述半导体柱，所述位线与沿第一方向排布的每一所述半导体柱的其中一掺杂区电连接，所述字线环绕沿第二方向排布的每一所述半导体柱的沟道区；
3.根据权利要求2所述的半导体结构，其特征在于，所述基底包括：衬底，所述位线位于所述衬底表面；隔离结构，隔离结构位于所述衬底表面，所述隔离结构位于相邻的所述半导体柱之间；
4.一种半导体结构的制备方法，其特征在于，包括：
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，形成所述位线的工艺步骤包括：
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述第二半导体膜之前还包括：图形化第一间隔膜、第二导电层以及第二间隔膜形成第一凹槽，所述第一凹槽底部暴露出所述第一半导体膜；在所述第一凹槽以及第二间隔膜表面形成连续的第二半导体膜。
7.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述字线的工艺步骤包括：
8.根据权利要求4所述的半导体结构的制备方法，其特征在于，形成所述位线的工艺步骤包括：提供衬底，在所述衬底上形成第一导电层；图形化所述第一导电层，形成间隔排布的所述位线；
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成所述字线之后还包括：形成第二隔离层，所述第二隔离层填充满所述第三凹槽，所述第二隔离层、衬底以及剩余的所述第一隔离层作为所述基底。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，形成所述第二半导体膜的工艺步骤包括：形成第一膜，所述第一膜位于所述第一凹槽内；形成第二膜，所述第二膜位于所述第一膜以及第一间隔膜表面，所述第一半导体膜以及第二膜作为所述两个掺杂区，所述第一膜作为沟道区，所述两个掺杂区与所述沟道区构成所述半导体柱。
