本申请涉及电子电路，尤其涉及一种时钟产生电路、芯片及电子设备。
背景技术：
1、采样电路多用于模数转换电路，其从模拟输入信号中提取样本并将它们保持特定时间段，也就是保证在模拟信号转换的过程中，被转换的信号保持稳定，以保证转换结果的准确性。考虑到速度、功耗和面积等因素的影响，时钟电路多工作于1.1v或1.2v的低电压域下。
2、为了保证采样信号的准确性，采样电路的控制信号须达到输入信号相同或更高的电压域，时钟电路提供的时钟信号经过一定数量的逻辑门后得到控制信号，由于逻辑门会有一定的延时，且在逻辑门达到一定数量后面积较大，这就导致采样电路延时和面积较大。
技术实现思路
1、本申请提供一种时钟产生电路、芯片及电子设备，其主要目的在于降低电路面积和延时。
2、第一方面，本申请实施例提供一种时钟产生电路，所述时钟产生电路包括逻辑处理模块以及两条时钟产生支路；
3、所述逻辑处理模块用于将原始时钟信号分成两路时钟信号分别输入到所述两条时钟产生支路；
4、所述时钟产生支路包括非交叠处理单元、电平转换单元以及反馈单元；其中，每条时钟产生支路的所述非交叠处理单元连接所述电平转换单元，所述电平转换单元连接所述反馈单元，其中一条所述时钟产生支路的所述反馈单元的输出端连接另一条所述时钟产生支路的所述非交叠处理单元的输入端；
5、所述非交叠处理单元用于接收所述逻辑处理模块输出的一路所述时钟信号和所述反馈单元输出的反馈信号进行逻辑处理；
6、所述电平转换单元用于将所述非交叠处理单元的输出信号进行电平升压，输出目标时钟信号；
7、其中，所述反馈单元用于将所述目标时钟信号进行电平降压操作，输出所述反馈信号到所述非交叠处理单元。
8、第二方面，本申请实施例提供一种采样电路，所述采样电路应用于模数转换电路，所述采样电路包括第一方面提供的一种时钟产生电路。
9、第三方面，本申请实施例提供一种芯片，包括第一方面提供的一种时钟产生电路。
10、第四方面，本申请实施例提供一种电子设备，包括如第一方面提供的一种时钟产生电路，或，如第三方面提供的一种芯片。
11、本申请提出的一种时钟产生电路、芯片及电子设备，该时钟产生电路包括逻辑处理模块以及两条时钟产生支路，原始时钟信号输入到该逻辑处理模块中，逻辑处理模块将原始时钟信号分成两路时钟信号后，再将该两路时钟信号输入到两条时钟产生支路中。每条时钟产生支路包括非交叠处理单元、电平转换单元和反馈单元，一条时钟产生支路中非交叠处理单元接收一路时钟信号和另一条时钟产生支路中反馈单元输出的反馈信号，并对其进行逻辑处理，电平转换单元将该非交叠处理单元的输出信号进行电平升压，输出目标时钟信号，反馈单元将该目标时钟信号进行电平降压操作，输出反馈信号到另一条时钟产生支路中的非交叠处理单元。
12、本申请中电平转换单元会对信号产生一定的延时，因此每条时钟产生支路中电平转换单元输出的目标时钟信号均与原始时钟信号之间存在延时，在相同延时的情况下，本申请中电平转换单元占用的面积小，从而减小了整个时钟产生电路的面积；另外，每条时钟产生支路中电平转换单元输出的目标时钟信号与原始时钟信号之间存在延时也较小，从而可以减少整个时钟产生电路对信号的延时。
1.一种时钟产生电路，其特征在于，所述时钟产生电路包括逻辑处理模块以及两条时钟产生支路；
2.根据权利要求1所述的时钟产生电路，其特征在于，所述非交叠处理单元包括与门和奇数个依次连接的第一反相器，其中，所述与门的一输入端接收一路所述时钟信号，所述与门的另一输入端接收另一条所述时钟产生支路输出的反馈信号，所述与门的输出端与所述第一反相器的输入端连接；
3.根据权利要求2所述的时钟产生电路，其特征在于，所述第一反相器的个数为一个。
4.根据权利要求1所述的时钟产生电路，其特征在于，所述反馈单元包括偶数个依次连接的第二反相器，所述第二反相器的工作电压与所述非交叠处理单元的工作电压相同，第一个所述第二反相器的输入端连接所述电平转换单元，最后一个所述第二反相器的输出端连接另一条所述时钟产生支路的所述非交叠处理单元。
5.根据权利要求4所述的时钟产生电路，其特征在于，所述反馈单元包括2个依次连接的第二反相器。
6.根据权利要求2～5任一所述的时钟产生电路，其特征在于，所述电平转换单元对信号的延时是所述第一反相器或所述第二反相器对信号的延时的10～20倍。
7.根据权利要求1所述的时钟产生电路，其特征在于，所述逻辑处理模块包括第三反相器，所述逻辑处理模块输出的所述两路时钟信号的一路与所述原始时钟信号相同，另一路与所述原始时钟信号相反。
8.一种采样电路，其特征在于，所述采样电路应用于模数转换电路，所述采样电路包括权利要求1至7任一所述的时钟产生电路。
9.一种芯片，其特征在于，包括如权利要求1至7任一所述的时钟产生电路。
10.一种电子设备，其特征在于，包括如权利要求1至7任一所述的时钟产生电路，或，如权利要求9所述芯片。
