本申请涉及计算机领域，尤其涉及一种psram设备的读写方法、装置、存储介质及终端设备。
背景技术：
1、在芯片设计的精细架构中，qspi或ospi控制器，装备有ahb从机接口，扮演着连接内部逻辑与psram单元(伪静态随机存取存储器)的关键角色，负责高效地进行数据读写操作。这一连接机制通过ahb主机接口实现，它作为桥梁，将芯片内部多个外设的请求传递到qspi/ospi控制器，进而访问psram。面对多个ahb主机外设同时竞争访问权的场景，挑战也随之而来。长时间的等待不仅增加了外设处理延迟，还可能因内部缓冲区容量有限而导致数据溢出，这对于实时性要求极高的外设尤为不利。此外，受限于外设内部缓冲空间的限制，单次传输的数据量往往无法达到最优，限制了传输效率的提升。再者，psram总线在多个ahb主机频繁切换访问地址时，由于每次传输都需要重新发送命令和地址信息，加之数据传输量本身有限，总线利用率低下，进一步加剧了整体性能瓶颈。
2、因此，优化ahb仲裁策略、提升外设内部缓冲能力、以及设计更加高效的传输协议，成为提升系统整体性能、满足高实时性需求的关键路径。
技术实现思路
1、本申请实施例提供了psram设备的读写方法、芯片及电子设备，可以解决现有技术中读写psram的效率不高的问题。所述技术方案如下：
2、第一方面，本申请实施例提供了一种psram设备的读写方法，应用于芯片，所述芯片包括：m个片内外设、m个突发缓冲器和仲裁器；m个外设和m个缓冲器为一一对应的关系，一个外设与一个缓冲器进行连接，m个缓冲器与仲裁器相连，所述仲裁器与存储控制器相连，所述存储控制器与psram单元相连；每个突发缓冲器的深度为2n；
3、对于所述m个突发缓冲器中的每个突发缓冲器来说，所述方法包括：
4、突发缓冲器接收来自片内外设的写指令，所述写指令携带n个数据单元和每个数据单元的写地址，所述突发缓冲器判断所述n个数据单元的写地址是否连续，若为是，将所述n个数据单元写入到fifo队列中；所述突发缓冲器检测所述fifo队列的当前数据量大于n时，向所述仲裁器发送半满信号，所述仲裁器接收到所述半满信号时，从所述fifo队列中读取n个数据单元，然后将读取的n个数据单元通过存储控制器写入到所述psram中；
5、所述突发缓冲器接收到来自片内外设的读指令，所述读指令携带至少一个读地址，所述突发缓冲器根据所述至少一个读地址在所述fifo队列查询对应的数据单元，以及将查询到的数据单元返回给片内外设；所述突发缓冲器判断所述fifo队列的当前剩余容量是否大于或等于n，若为是，突发缓冲器向所述仲裁器发送半空信号，所述仲裁器接收到半空信号后，通过所述存储控制器在所述psram单元中读取n个数据单元，以及将读取的n个数据单元写入到对应的突发缓冲器中。
6、第二方面，本申请实施例提供了一种芯片，包括：m个片内外设、m个突发缓冲器和仲裁器；
7、突发缓冲器，用于接收来自片内外设的写指令，所述写指令携带n个数据单元和每个数据单元的写地址，所述突发缓冲器判断所述n个数据单元的写地址是否连续，若为是，将所述n个数据单元写入到fifo队列中；所述突发缓冲器检测所述fifo队列的当前数据量大于n时，向所述仲裁器发送半满信号，所述仲裁器接收到所述半满信号时，从所述fifo队列中读取n个数据单元，然后将读取的n个数据单元通过存储控制器写入到所述psram中；
8、所述突发缓冲器，还用于接收到来自片内外设的读指令，所述读指令携带至少一个读地址，所述突发缓冲器根据所述至少一个读地址在所述fifo队列查询对应的数据单元，以及将查询到的数据单元返回给片内外设；所述突发缓冲器判断所述fifo队列的当前剩余容量是否大于或等于n，若为是，突发缓冲器向所述仲裁器发送半空信号，所述仲裁器接收到半空信号后，通过所述存储控制器在所述psram单元中读取n个数据单元，以及将读取的n个数据单元写入到对应的突发缓冲器中。
9、本申请一些实施例提供的技术方案带来的有益效果至少包括：
10、利用半满信号和半空信号的触发，不仅有助于预防数据溢出和读空情况的发生，还可以优化数据传输和处理的效率，提高硬件资源的利用率。在实际应用中，合理利用这两个信号可以显著提升系统的性能和稳定性。
1.一种psram设备的读写方法，其特征在于，应用于芯片，所述芯片包括：m个片内外设、m个突发缓冲器和仲裁器；m个外设和m个缓冲器为一一对应的关系，一个外设与一个缓冲器进行连接，m个缓冲器与仲裁器相连，所述仲裁器与存储控制器相连，所述存储控制器与psram单元相连；每个突发缓冲器的深度为2n；
2.根据权利要求1所述的方法，其特征在于，还包括：
3.根据权利要求1或2所述的方法，其特征在于，所述仲裁器从所述fifo队列中读取n个数据单元后，将所述n个数据单元中首个数据单元的写地址传输给所述存储控制器。
4.根据权利要求2或3所述的方法，其特征在于，所述仲裁器同时接收到来自多个突发缓冲器的半满信号或半空信号时，根据优先级或轮询的方式进行处理。
5.根据权利要求1或2或3所述的方法，其特征在于，突发缓冲器和存储控制器之间的传输协议为ahb。
6.根据权利要求5所述的方法，其特征在于，片内外设通过dma_intf接口与突发缓冲器进行数据交换。
7.根据权利要求1或2或3或6所述的方法，其特征在于，所述仲裁器通过所述存储控制器从psram单元中读取n个数据单元后，将读取的n个数据单元中首个数据单元的读地址传输给对应的突发缓冲器。
8.一种芯片，其特征在于，包括：m个片内外设、m个突发缓冲器和仲裁器；
9.一种电子设备，其特征在于，包括：芯片、存储控制器和psram。
