本发明涉及半导体芯片测试，具体地说，涉及一种用于半导体芯片延时单元的延时测量电路结构和延时测量方法。
背景技术：
1、芯片标准件中采用了大量延时单元，这些延时单元、延时器用于实现集成电路中各器件、组件之间，保持预设时长的时间延时。根据延时长短的需求不同，芯片中应用的延时单元可大致分为长时延时单元与短时延时单元，长短时延时单元的延时通常以纳秒为单位。
2、在部分已知芯片版图设计方案中，除设计所需的长短延时单元、延时器外，还会设计部分冗余的延时单元，同样的，冗余延时单元也包括冗余长延时器与冗余短延时器。设计这些冗余延时单元的部分目的在于：构成集成电路的元器件因生产批次的不同，又和/或受工艺漂移的影响不一致，会导致制备后芯片的实际延时时间与预设延时时间之间出现偏差。为克服该问题，现有做法是根据芯片上电后的实际输出，通过推导、推测的方式获取芯片延时，再根据该延时对芯片进行改版设计，这种改版设计，是以增加或者减少冗余延时单元、延时器数量的方式进行，以期使芯片的实际延时与设计延时更加靠近。换句话说，现有方案中设计冗余延时单元、延时器，是为芯片制备完成过后对其延时作出调整而布置的递补方案，而芯片实际延时无法直接测量、获取，以及芯片生产现有工艺的限制，是之所以现有设计中必须包含冗余延时单元、延时器的重要原因。
3、为满足足够量延时单元的布设，通常需要更大的版图面积以满足芯片延时调整的需求，而冗余长时延时单元设计复杂，相较于短时延时单元会占用更大的布局面积，而在上述两者之间，又以冗余长时延时单元受工艺漂移影响的程度较大。
4、需要进一步指出的是，与芯片设计面积受限同等重要的问题在于，这种先制备后测量最后调整的芯片设计方式，也同样受到延时测量自身精度的制约，现有测量方式是一种如前所述的间接推导、推测方式，因此这种推导后调整所确定的延时偏差本身也可能存在误差，这还未将冗余的延时单元、延时器自身也同样会因受生产批次和工艺漂移导致延时时间与设计值存在差异的因素考虑在内。
5、如上所述的诸多原因，综合导致芯片性能改善的困难较大。而这种制备后测量再调整的过程，由于需要对芯片设计版图进行了反复调整再设计，也额外增加了工艺生产成本。
6、鉴于此，一种较容易想到的改进方向是，既然制备后再测量仍需要重新制版，则理应考虑在芯片制版前完成延时测量的步骤。但之所以无法这么做的原因在于，制版前的芯片延时都为预设理论值，只有在芯片制备完成后才能推导获取器件间的延时实际值，或者应该说，延时偏差本就是制备后才会产生的，无法在芯片制备前获取。那么期望的合理改进方式也即，在芯片制备完成后尝试对延时进行调整，是一种无需通过重新制版和测量的调整方式。
技术实现思路
1、有鉴于此，本发明提供了一种延时测量电路结构和测量方法，至少解决上述问题之一。
2、为解决以上技术问题，本发明的第一方面是提供一种延时测量电路结构，该延时测量电路结构用于在芯片制版完成后对芯片内部延时器的延时时间进行测量，其中，该延时测量电路结构包括：延时器电路，该延时器电路被配置为，输入端的一路第一信号，经过由至少两组延时电路单元的延时，最后通过第一与门输出一路第二信号，所述延时电路单元是由若干个第一n型晶体管并联，或p型晶体管电容并联构成的延时调整电路；延时器输出信号检测电路，该检测电路被配置为，以与所述延时器电路输入端一致的使能信号和所述第一信号组合，以控制一个第二n型晶体管的通断，并得到至少一路输出信号检测电流，以及，根据所述使能信号和所述延时电路单元的输出，得到一路第三信号，并根据所述第一信号和所述第三信号的上升沿得到所述延时器电路的延时时间，其中，通过调整所述延时电路单元中的n型晶体管的栅极电压，和/或p型晶体管电容的电压，以获取至少多个所述输出信号检测电流和所述延时时间。
3、作为本发明第一方面较佳实施例的一种优选的方案，其中，所述延时电路单元包括：由若干个第一n型晶体管并联以组合形成的第一延时电路单元，每一所述n型晶体管的栅极接一路延时时间控制偏置电压；由若干个p型晶体管电容并联以组合形成的第二延时电路单元，每一所述p型晶体管电容接一路延时时间控制电压，以及，所述延时器电路，经过第一延时电路单元延时后输出第一比对信号，所述第一比对信号再经过所述第二延时电路单元延时后输出第二比对信号，其中，所述延时器输出信号检测电路根据所述第一比对信号和第二比对信号比较得到第四信号，所述第三信号为所述第四信号与所述使能信号的比对结果。
4、作为本发明该方面的进一步优选地，其中，在所述延时器电路的输入端还包括一个多工器和一个p型三极管，所述多工器被配置为，由所述使能信号使能，并在至少两路输入信号中进行选择，以导通所述p型三极管，所述p型三极管被配置为，由所述多工器的输出驱动导通，以延时器电路驱动电源为输入，并输出所述第一信号。
5、作为本方案更进一步的，其中，所述延时器输出信号检测电路包括：第一与非门，该第一与非门根据所述第一比对信号和第二比对信号，比对输出所述第四信号；第二与非门，该第二与非门根据所述第四信号和所述使能信号，比对输出所述第三信号；第二与门，该第二与门根据所述使能信号和所述多工器的至少一路输入信号，比对输出第五信号，所述信号导通所述第二n型晶体管，以获取所述输出信号检测电流。
6、作为本发明该方面的再进一步优选地，所述第二n型晶体管的栅极接至所述第二与门的输出，其漏极接至所述第二比对信号，当所述第二n型晶体管在所述第五信号驱动下导通时，其源极输出所述输出信号检测电流。
7、本发明的第二方面，是提供一种延时测量方法，该方法用于在芯片制版完成后对芯片内部延时器的延时时间进行测量，其中，该方法包括如下步骤：配置如本发明第一方面所述的延时测量电路结构的步骤；调整第一延时电路单元和/或第二延时电路单元，以获取多组输出信号检测电流和延时时间的步骤；根据多组所述输出信号检测电流和延时时间，获取至少一个输出信号检测电流和延时时间的电流时间比值的步骤；根据预设的固定延时时间和所述电流时间比值获取期望输出电流的步骤；调整所述第一延时电路单元和/或第二延时电路单元，并测量所述输出信号检测电流的数值，直至所述输出信号检测电流达到所述期望输出电流的步骤。
8、作为本发明第二发明的一种较优选地，调整第一延时电路单元和/或第二延时电路单元的步骤具体为：改变第一延时电路单元中至少一路延时时间控制偏置电压的大小，和/或，改变第二延时电路单元中至少一路延时时间控制电压的大小。
9、相较于现有技术，本发明的较佳实施例通过测量电流值以获取芯片内部延时时间，从而在芯片制版完成后，无需反复重新制版改变冗余延时器的数量，即可调整芯片内部延时，在显著简化芯片延时测量流程的同时，大幅度降低测量成本，并提高了延时时间的配置精度。
1.一种延时测量电路结构，该延时测量电路结构用于在芯片制版完成后对芯片内部延时器的延时时间进行测量，其中，该延时测量电路结构包括：
2.根据权利要求1所述的延时测量电路结构，其中，所述延时电路单元包括：
3.根据权利要求2所述的延时测量电路结构，其中，在所述延时器电路的输入端还包括一个多工器和一个p型三极管，所述多工器被配置为，由所述使能信号使能，并在至少两路输入信号中进行选择，以导通所述p型三极管，
4.根据权利要求3所述的延时测量电路结构，其中，所述延时器输出信号检测电路包括：
5.根据权利要求4所述的延时测量电路结构，其中，所述第二n型晶体管的栅极接至所述第二与门的输出，其漏极接至所述第二比对信号，当所述第二n型晶体管在所述第五信号驱动下导通时，其源极输出所述输出信号检测电流。
6.一种延时测量方法，该方法用于在芯片制版完成后对芯片内部延时器的延时时间进行测量，其中，该方法包括如下步骤：
7.根据权利要求6所述的延时测量方法，其中，调整第一延时电路单元和/或第二延时电路单元的步骤具体为：改变第一延时电路单元中至少一路延时时间控制偏置电压的大小，和/或，改变第二延时电路单元中至少一路延时时间控制电压的大小。
