本实用新型涉及驱动电路领域，尤其涉及基于pwm的三相全桥控制电路。
背景技术：
目前常见三相全桥驱动电路大多使用mcu或者pwm发生器输出三相6路两两互补的pwm信号。此种方法要求mcu必须有多路的pwm输出且具有互补输出功能，提高了对mcu或pwm发生器的要求，使电路成本上升。相比此种电路，本文提出一种利用mcu的4个io输出3相互补pwm的电路。该电路安全可靠，结构简单，对mcu要求较低，降低了电路成本。
技术实现要素：
本实用新型所要解决的技术问题是实现一种仅需要mcu4个i/o的三相互补pwm信号输出电路。
为了实现上述目的，本实用新型采用的技术方案为：一种基于pwm的三相全桥控制电路，mcu设有四个i/o口输出pwm信号分别为io1、io2、io3、io4：
电阻r1的一端与mcu的io1连接，另一端与三极管q1的集电极连接，电阻r2的一端与mcu的io2连接，另一端与三极管q1的基极连接，pwm1h为高侧输出端，一端与电阻r1及三极管q1的集电极连接，pwm1l为低侧输出端，一端与电阻r2及三极管q1的基极连接；
电阻r3的一端与mcu的io1连接，另一端与三极管q2的集电极连接，电阻r4的一端与mcu的io3连接，另一端与三极管q2的基极连接，pwm2h为高侧输出端，一端与电阻r3及三极管q2的集电极连接，pwm2l为低侧输出端，一端与电阻r4及三极管q2的基极连接；
电阻r5的一端与mcu的io1连接，另一端与三极管q3的集电极连接，电阻r6的一端与mcu的io4连接，另一端与三极管q3的基极连接，pwm3h为高侧输出端，一端与电阻r5及三极管q3的集电极连接，pwm3l为低侧输出端，一端与电阻r6及三极管q3的基极连接。
所述pwm1h的另一端输出连接hvic或ipm的h1in，所述pwm1l的另一端输出连接hvic或ipm的l1in；
所述pwm2h的另一端输出连接hvic或ipm的h2in，所述pwm2l的另一端输出连接hvic或ipm的l2in；
所述pwm3h的另一端输出连接hvic或ipm的h3in，所述pwm3l的另一端输出连接hvic或ipm的l3in。
所述三极管q1、三极管q2和三极管q3的发射极均接地。
本实用新型是一种基于pwm的三相全桥控制电路，利用4个io口即可实现三相pwm互补输出，整体电路简单可靠，降低了电路总体成本。
附图说明
下面对本实用新型说明书中每幅附图表达的内容作简要说明：
图1为基于pwm的三相全桥控制电路示意图。
具体实施方式
下面对照附图，通过对实施例的描述，本实用新型的具体实施方式如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本实用新型的发明构思、技术方案有更完整、准确和深入的理解。
如图1所示，u2主要包括电阻r1、r2、r3、r4、r5、r6、三极管(或mosfet等其他开关器件)q1、q2、q3。
电阻r1的一端与mcu的io1连接，另一端与三极管(mosfet)q1的集电极(漏极)连接。电阻r2的一端与mcu的io2连接，另一端与三极管(mosfet)q1的基极(门极)连接。pwm1h为高侧输出端，一端与电阻r1及三极管(mosfet)q1的集电极(漏极)连接，另一端输出连接hvic或ipm的h1in。pwm1l为低侧输出端，一端与电阻r2及三极管(mosfet)q1的基极(门极)连接，另一端输出连接hvic或ipm的l1in。
电阻r3的一端与mcu的io1连接，另一端与三极管(mosfet)q2的集电极(漏极)连接。电阻r4的一端与mcu的io3连接，另一端与三极管(mosfet)q2的基极(门极)连接。pwm2h为高侧输出端，一端与电阻r3及三极管(mosfet)q2的集电极(漏极)连接，另一端输出连接hvic或ipm的h2in。pwm2l为低侧输出端，一端与电阻r4及三极管(mosfet)q2的基极(门极)连接，另一端输出连接hvic或ipm的l2in。
电阻r5的一端与mcu的io1连接，另一端与三极管(mosfet)q3的集电极(漏极)连接。电阻r6的一端与mcu的io4连接，另一端与三极管(mosfet)q3的基极(门极)连接。pwm3h为高侧输出端，一端与电阻r5及三极管(mosfet)q3的集电极(漏极)连接，另一端输出连接hvic或ipm的h3in。pwm3l为低侧输出端，一端与电阻r6及三极管(mosfet)q3的基极(门极)连接，另一端输出连接hvic或ipm的l3in。
用于形成三相互补pwm的电路u2，工作原理：
当io1、io2、io3、io4均输出高电平时，pwm1l输出极性与io2相同为高电平，pwm2l输出极性与io3相同为高电平，pwm3l输出极性与io3极性相同为高电平，由于io2、io3、io4输出高电平，使q1,q2,q3导通，pwm1h，pwm2h，pwm3h信号被拉低。此时pwm1h与pwm1l互补，pwm2h与pwm2l互补，pwm3h与pwm3l互补；
当io1、io2、io3、io4均输出低电平时，q1、q2、q3保持截止，pwm1h、pwm1l、pwm2h、pwm2l、pwm3h、pwm3l均输出低电平，此时三相全桥控制电路无输出。当io1输出高电平，io2、io3、io4输出低电平时，q1、q2、q3保持截止，pwm1h，pwm2h,pwm3h输出高电平，pwm1l,pwm2l,pwm3l输出低电平。此时pwm1h与pwm1l，pwm2h与pwm2l，pwm3h与pwm3l形成互补。
当io1输出低电平，io2、io3、io4输出高电平时，q1、q2、q3导通，pwm1h、pwm2h、pwm3h输出低电平，pwm1l、pwm2l、pwm3l输出高电平。此时pwm1h与pwm1l，pwm2h与pwm2l，pwm3h与pwm3l形成互补。
上面结合附图对本发明进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围之内。
1.一种基于pwm的三相全桥控制电路，mcu设有四个i/o口输出pwm信号分别为io1、io2、io3、io4，其特征在于：
电阻r1的一端与mcu的io1连接，另一端与三极管q1的集电极连接，电阻r2的一端与mcu的io2连接，另一端与三极管q1的基极连接，pwm1h为高侧输出端，一端与电阻r1及三极管q1的集电极连接，pwm1l为低侧输出端，一端与电阻r2及三极管q1的基极连接；
电阻r3的一端与mcu的io1连接，另一端与三极管q2的集电极连接，电阻r4的一端与mcu的io3连接，另一端与三极管q2的基极连接，pwm2h为高侧输出端，一端与电阻r3及三极管q2的集电极连接，pwm2l为低侧输出端，一端与电阻r4及三极管q2的基极连接；
电阻r5的一端与mcu的io1连接，另一端与三极管q3的集电极连接，电阻r6的一端与mcu的io4连接，另一端与三极管q3的基极连接，pwm3h为高侧输出端，一端与电阻r5及三极管q3的集电极连接，pwm3l为低侧输出端，一端与电阻r6及三极管q3的基极连接。
2.根据权利要求1所述的基于pwm的三相全桥控制电路，其特征在于：
所述pwm1h的另一端输出连接hvic或ipm的h1in，所述pwm1l的另一端输出连接hvic或ipm的l1in；
所述pwm2h的另一端输出连接hvic或ipm的h2in，所述pwm2l的另一端输出连接hvic或ipm的l2in；
所述pwm3h的另一端输出连接hvic或ipm的h3in，所述pwm3l的另一端输出连接hvic或ipm的l3in。
3.根据权利要求1或2所述的基于pwm的三相全桥控制电路，其特征在于：所述三极管q1、三极管q2和三极管q3的发射极均接地。
技术总结