本实用新型涉及电子领域，具体涉及一种自适应多板卡高速dac同步系统。
背景技术：
dac是数字模拟转换器(英语：digitaltoanalogconverter，英文缩写：dac)是一种将数字信号转换为模拟信号(以电流、电压或电荷的形式)的设备。在很多数字系统中(例如计算机)，信号以数字方式存储和传输，而数字模拟转换器可以将这样的信号转换为模拟信号，从而使得它们能够被外界(人或其他非数字系统)识别。
目前，在现有技术的dac同步系统中，同步的实现方式主要是基于主从时钟分发和同步脉冲进行多板卡同步设计方案，而现有技术的该设计对板卡的输入高速时钟、多板卡间等长设计和布线的实现都是巨大的挑战，因此，需要设计出一种具有更高性能的多板卡dac同步系统。
技术实现要素：
本实用新型的目的是提供一种自适应多板卡高速dac同步系统，以解决上述背景技术中所提到的问题。
为解决上述技术问题，本实用新型提供一种自适应多板卡高速dac同步系统，其包括多个集成有dac与系统模块的板卡，板卡内还集成有同相触发电路，同相触发电路用于接收外部输入的参考时钟信号和同步触发信号，并输出与参考时钟同相的采样时钟、同步脉冲信号和同源的工作时钟给dac进行转化后再输出至系统模块。
进一步地，同步触发信号为同步脉冲触发信号。
进一步地，参考时钟信号为低速参考时钟信号。
进一步地，同相触发电路包括用于接收参考时钟信号的锁相环倍频器，锁相环倍频器的输出端与时钟分发器的输入端连接；时钟分发器还用于接收同步触发信号，时钟分发器将接收到的信息分配给至dac和/或fpga。
进一步地，时钟分发器与dac和/或fpga之间还连接有延时器。
本实用新型的有益效果为：该自适应多板卡高速dac同步系统通过对其结构布置的有效设计，摒弃了多板卡间高速模拟时钟信号的传输，只需要系统外部提供低速参考时钟和同步触发信号即可，板卡内部通过同相触发电路输出与输入参考时钟同相的采样时钟和同步脉冲信号即可保证模拟信号输出同步，大大简化了硬件设计的难度，提高系统中多板卡dac同步的性能。
附图说明
图1示意性地给出了现有技术中的多板卡dac同步系统的结构框图。
图2示意性地给出了自适应多板卡高速dac同步系统的结构框图。
图3示意性地给出了自适应多板卡高速dac同步系统的同相触发电路的结构框图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一种实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型的保护范围。
为使本申请的目的、技术方案和优点更加清楚，以下结合附图及具体实施例，对本申请作进一步地详细说明。
在此，应该说明的是：为了简单起见，以下内容省略了该技术领域技术人员所知晓的技术常识。
目前，在传统的dac同步系统中，同步实现方式主要是基于主从时钟分发和同步脉冲进行多板卡同步方案。参考图1，图1示意性地给出了现有技术中的多板卡的dac同步系统；如图1所示，其系统由外部模块提供采样时钟和同步触发信号，各个单板内通过时钟分发电路将采样时钟分配到各dac用于系统工作的采样时钟，同时主dac内部产生同步时钟，通过时钟分发电路分配到各采集模块保证所有dac时钟相位锁定一致，以保证采样时刻的同步，系统模块通过接收同步触发信号来发送同步数据，以保证模拟输出的同步性。
但是现有技术的该系统设计对器件、硬件走线及系统布线要求很高，而且采样时钟需要高频采样时钟，同时后期设计不能做补偿，很难保证时钟的质量和相位关系，同时所需设计的板卡越多同步性能越差。
本设计为了提高系统中多板卡dac同步的性能，改进设计外部时钟可以提供相对较低的频率。本设计提出了一种自适应多板卡高速dac同步系统；如图2所示，该自适应多板卡高速dac同步系统包括多个集成有dac与系统模块的板卡，板卡内还集成有同相触发电路，同相触发电路用于接收外部输入的参考时钟信号和同步触发信号，并输出与参考时钟同相的采样时钟、同步脉冲信号和同源的工作时钟给dac进行转化后再输出至系统模块；其中，同步触发信号为同步脉冲触发信号，参考时钟信号可为低速参考时钟信号。
在具体实施中，在本设计中，系统外部提供低速参考时钟和同步脉冲触发信号，外部引入的低速参考时钟通过板内的同相触发电路输出与输入参考时钟同相的采样时钟、同步脉冲信号和同源的工作时钟，外部引入的同步触发信号保证各板卡同时发送数据；其因为所有信号都与输入的参考时钟同相，保证了系统的同步性。
本申请设计比起现有技术中的设计有更高的同步精度和采样性能，不需要后期通过算法校正，且自适应性很强。
其中，现有技术中的该系统设计针对高频采集系统来说，需要考虑高速模拟时钟信号在板卡间传输的设计难点，板卡的设计、器件性能和射频线缆的长度性能等差异都会导致高速模拟时钟信号的质量和相位关系发生变化，对于多板卡同步系统来说这是致命的，开发难度极大。
本申请的有效设计，摒弃了多板卡间高速模拟时钟信号的传输，只需要系统外部提供低速参考时钟和同步触发信号即可，板卡内部通过同相触发电路输出与输入参考时钟同相的采样时钟和同步脉冲信号即可保证模拟信号输出同步，大大简化了硬件设计的难度。
在具体实施中，如图3所示，同相触发电路可包括用于接收参考时钟信号的锁相环倍频器，锁相环倍频器的输出端与时钟分发器的输入端连接；时钟分发器还用于接收同步触发信号，时钟分发器将接收到的信息分配给至dac和/或fpga。且为了进一步提高系统的同步性，时钟分发器与dac和/或fpga之间还连接有延时器。
在以下描述中，对“一个实施例”、“实施例”、“一个示例”、“示例”等等的引用表明如此描述的实施例或示例可以包括特定特征、结构、特性、性质、元素或限度，但并非每个实施例或示例都必然包括特定特征、结构、特性、性质、元素或限度。另外，重复使用短语“根据本申请的一个实施例”虽然有可能是指代相同实施例，但并非必然指代相同的实施例。
对所公开的实施例的上述说明，是本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将使显而易见的，本文所定义的一般原理可以在不脱离实用新型的精神或范围的情况下，在其他实施例中实现。因此，本实用新型将不会被限制与本文所示的这些实施例，而是要符合与本文所公开的原理和新颖性特点相一致的最宽的范围。
1.一种自适应多板卡高速dac同步系统，包括多个集成有dac与系统模块的板卡，其特征在于：所述板卡内还集成有同相触发电路，所述同相触发电路用于接收外部输入的参考时钟信号和同步触发信号，并输出与所述参考时钟同相的采样时钟、同步脉冲信号和同源的工作时钟给dac进行转化后再输出至系统模块。
2.根据权利要求1所述的自适应多板卡高速dac同步系统，其特征在于：所述同步触发信号为同步脉冲触发信号。
3.根据权利要求1所述的自适应多板卡高速dac同步系统，其特征在于：所述参考时钟信号为低速参考时钟信号。
4.根据权利要求1～3任一项所述的自适应多板卡高速dac同步系统，其特征在于：所述同相触发电路包括用于接收所述参考时钟信号的锁相环倍频器，所述锁相环倍频器的输出端与所述时钟分发器的输入端连接；所述时钟分发器还用于接收同步触发信号，所述时钟分发器将接收到的信息分配给至dac和/或fpga。
5.根据权利要求4所述的自适应多板卡高速dac同步系统，其特征在于：所述时钟分发器与dac和/或fpga之间还连接有延时器。
技术总结