本实用新型涉及电子技术领域，具体涉及一种多路共漏mos管通用测试电路板及通用测试系统。
背景技术：
金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，缩写为mosfet，或者简称为mos管)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effecttransistor)。mosfet在制作完成之后，需要给mosfet加上一个外壳，这个过程称作mos管封装。
在mos管封装结束后，一般需要对mosfet进行可靠性测试和性能测试。例如：对于双路共漏mosfet来说，双路共漏mosfet具有两个栅极引脚和两个源极引脚，而没有漏极引脚。此时一种电路板无法满足双路共漏mosfet的可靠性测试和性能测试，这不仅增加了双路共漏mosfet的测试成本增加，而且在可靠性测试和性能测试转换过程中，需要将双路共漏mosfet转移至另一个电路板，这增加了双路共漏mosfet的样品损坏几率。
技术实现要素：
本实用新型的目的在于提供一种多路共漏mos管通用测试电路板及通用测试系统，以降低双路共漏mosfet测试成本和样品损坏几率。
为了达到上述目的，本实用新型提供一种多路共漏mos管通用测试电路板。该所述多路共漏mos管具有m个控制端引脚和m个数据端引脚，m为大于等于2的整数；所述多路共漏mos管通用测试电路板包括电路板本体、用于在可靠性测试时将m个控制端引脚电连接的第一开关组件，以及用于在可靠性测试时将m-1个数据端引脚电连接的k个第二开关组件；所述电路板本体包括用于引出mos管可靠性测试信号的第一组测试接口以及用于引出多路共漏mos管性能测试信号的第二组测试接口，所述第一组测试接口和所述第二组测试接口均与所述m个控制端引脚和所述m个数据端引脚连接。
与现有技术相比，本实用新型提供的多路共漏mos管通用测试电路板中，第一组测试接口用于引出mos管可靠性测试信号，使得可靠性测试装置可利用第一组测试接口接收多路共漏mos管可靠性测试信号，进而利用多路共漏mos管可靠性测试信号测试多路共漏mos管的可靠性。而第二组测试接口用于引出多路共漏mos管性能测试信号，使得性能测试装置可利用第二组测试接口接收mos管性能测试信号(如动态性能、静态性能)，进而利用多路共漏mos管性能测试信号测试多路共漏mos管的动态、静态等性能。同时，由于第一开关组件在可靠性测试时将m个控制端引脚电连接，k个第二开关组件在可靠性测试时将m-1个数据端引脚电连接，因此，本实用新型提供的多路共漏mos管通用测试电路板应用于多路共漏mos管可靠性测试时，虽然多路共漏mos管虽然有大于等于2个的控制端引脚和大于等于2个的数据端引脚，但是多路共漏mos管通用测试电路板所具有的第一组测试接口可保证可靠性测试装置仅接收一个控制端信号和两个数据段信号，使得路mos管可靠性测试正常进行。而在动态、静态性能测试时，第一开关组件和k个第二开关组件并不需要将m个控制端引脚电连接，k个第二开关组件也不需要将m-1个数据端引脚电连接，因此，本实用新型提供的多路共漏mos管通用测试电路板应用于多路共漏mos管动态、静态性能测试时，多路共漏mos管通用测试电路板所具有的第二组测试接口可保证性能测试装置进行完整的动态、静态性能测试。
由上可见，本实用新型提供的多路共漏mos管通用测试电路板可以兼容多路共漏mos管的可靠性测试和性能测试，降低了多路共漏mos管测试成本和更换电路板的过程中样品损坏的几率。当本实用新型提供的多路共漏mos管通用测试电路板应用于双路共漏mosfet测试时，该多路共漏mos管通用测试电路板可以有效降低双路共漏mosfet测试成本和样品损坏几率。
本实用新型提供了一种通用测试系统。该通用测试系统包括上述技术方案所述多路共漏mos管通用测试电路板、用于对多路共漏mos管进行可靠性测试的可靠性测试装置和用于对多路共漏mos管进行性能测试的性能测试装置；所述可靠性测试装置与所述第一组测试接口连接，所述性能测试装置与所述第二组测试接口连接。
与现有技术相比，本实用新型提供的通用测试系统的有益效果与上述多路共漏mos管通用测试电路板的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：
图1为现有技术中双路共漏mosfet芯片原理图；
图2为现有技术中双路共漏mosfe芯片的结构示意图；
图3为现有技术中电路板应用于可靠性测试的状态示意图；
图4为现有技术中电路板应用于性能测试的状态示意图；
图5为本实用新型实施例提供的多路共漏mos管通用测试电路板的连接框图一；
图6为本实用新型实施例提供的多路共漏mos管通用测试电路板的连接框图二；
图7为本实用新型实施例提供的多路共漏mos管通用测试电路板适用的多路共漏mos管结构示意图；
图8为本实用新型实施例提供的多路共漏mos管通用测试电路板的结构简图；
图9为本实用新型实施例中控制端引脚与第一可靠性测试接口在可靠性测试时的电连接框图；
图10为本实用新型实施例中数据端引脚与第二可靠性测试接口在可靠性测试时的电连接框图；
图11为本实用新型实施例以双路共漏mosfet为例在第一种结构时应用于可靠性测试的状态示意图；
图12为本实用新型实施例提供以双路共漏mosfet为例在第一种结构时应用于性能测试的状态示意图；
图13为本实用新型实施例以双路共漏mosfet为例在第二种结构时应用于可靠性测试的状态示意图；
图14为本实用新型实施例提供以双路共漏mosfet为例在第二种结构时应用于性能测试的状态示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
图1示出了一种双路共漏mosfet芯片的原理图。如图1所示，该双路共漏mosfet芯片1含有两个mos管。该双路共漏mosfet芯片1可采用csp封装方式封装，csp(chipscalepackage)封装，是芯片级封装的意思。csp封装方式最新一代的内存芯片封装技术，其技术性能又有了新的提升。csp封装可以让芯片面积与封装面积之比超过1:1.14，已经相当接近1:1的理想情况，绝对尺寸也仅有32平方毫米，约为普通的bga的1/3，仅仅相当于tsop内存芯片面积的1/6。这种csp封装可以有效降低封装成本，但是其增加了测试难度和成本。下文所述的测试在没有明确指出的情况下是指性能测试和可靠性测试。性能测试包括静态测试和动态测试。
如图1和图2所示，当双路共漏mosfet芯片1采用csp封装方式封装时，双路共漏mosfet芯片1所含有的两个mos管的栅极和源极均有对应的引脚，但两个mos管的漏极没有对应的引脚。基于此，如图2所示，双路共漏mosfet芯片1具有第一栅极引脚g1、第二栅极引脚g2、第一源极引脚s1和第二源极引脚s2，而没有漏极引脚。应理解，由于mos管源极和栅极只是一个相对概念，因此，第一源极引脚s1和第二源极引脚s2也可以更换为第一漏极引脚和第二漏极引脚。
图3示出了现有技术中电路板应用于可靠性测试的状态示意图。如图3所述，现有技术中可靠性测试装置3具有栅端底座gz、漏极底座dz和源极底座sd，基于此，现有技术中用于可靠性测试的电路板2'具有栅极接口gk、第一源极接口sk1和第二源极接口sk2。为了实现可靠性测试，双路共漏mosfet芯片1所具有的第一栅极引脚和第二栅极引脚g2通过栅极引线gl并联在栅极接口gk上，第一源极引脚s1通过第一源极引线sl1与第一源极接口sk1连接，第二源极引脚s2通过第二源极引线sl2与第二源极接口sk2连接。并且，栅极接口gk插接在栅端底座gz上，第一源极接口sk1插接在漏极底座dz上，第二源极接口sk2插接在源极底座sz上。至于可靠性测试装置3测试双路共漏mosfet芯片1的过程则可参考现有技术，此处不做详述。
图4示出了现有技术中电路板应用于性能测试的状态示意图。如图4所述，现有技术中性能测试装置4具有第一栅端底座gz1、第二栅端底座gz2、漏极底座dz和源极底座sz。基于此，现有技术中用于性能测试的电路板2”具有第一栅极接口gk1、第二栅极接口gk2第二栅极接口gk2、第一源极接口sk1和第二源极接口sk2。为了实现性能测试，双路共漏mosfet芯片1所具有的第一栅极引脚g1通过第一栅极引线gl1连接在第一栅极接口gk1上，第二栅极引脚g2通过第二栅极引线gl2连接在第二栅极接口gk2上，第一源极引脚s1通过第一源极引线sl1连接在第一源极接口sk1，第二源极引脚s2通过第二源极引线sl2连接在第二源极接口sk2上。并且，第一栅极接口gk1插接在第一栅端底座gz1上，第二栅极接口gk2插接在第二栅端底座gz2上；第一源极接口sk1插接在漏极底座dz上，第二源极接口sk2插接在源极底座sz上。至于性能测试装置4测试双路共漏mosfet芯片1的过程则可参考现有技术，此处不做详述。一般来说，此处性能测试装置4测试双路共漏mosfet芯片1动态、静态性能的过程一般在可靠性测试结束后进行。应理解，如图采用图3中的电路板2'进行性能测试，只能输出一个栅极信号，导致性能测试无法完整进行。
由上可知，如图2～图4所示，现有技术中双路共漏mosfet芯片1在进行可靠性测试和性能测试时，无法共用同一电路板进行性能测试，使得双路共漏mosfet芯片1完成可靠性测试后，需要更换另一种电路板进行性能测试，这不仅增加了双路共漏mosfet芯片1的测试成本，而且还增大了双路共漏mosfet芯片1更换电路板过程中双路共漏mosfet芯片1的损坏几率。
针对上述问题，本实用新型实施例提供了一种多路共漏mos管通用测试电路板。其中多路共漏mos管可以为完成封装的芯片，也可以未进行封装的芯片。多路共漏mos管包括m个mos管。当m＝2时，多路共漏mos管为图2所示的双路共漏mosfet芯片1。
图7示出了一种多路共漏mos管。如图7所示，多路共漏mos管具有m个控制端引脚cm和m个数据端引脚dm，m为大于等于2的整数。应理解，对于多路金属-氧化物半导体场效应晶体管来说，m个控制端引脚cm均为栅极引脚，m个数据端引脚dm均为源极阴引脚或漏极引脚。
如图8所示，本实用新型实施例提供的多路共漏mos管通用测试电路板2的种类多种多样，可以根据实际应用场景选择。例如：该多路共漏mos管通用测试电路板2可以为陶瓷电路板，氧化铝陶瓷电路板，氮化铝陶瓷电路板，线路板，印制电路板等。常见的电路板一般为印制电路板。
如图5～图7所示，图8所示的多路共漏mos管通用测试电路板1包括电路板本体、用于在可靠性测试时将m个控制端引脚cm电连接的第一开关组件k1，以及用于在可靠性测试时将m-1个数据端引脚电连接的k个第二开关组件k2。应当注意的是，在没有强调的情况下，第一开关组件k1在性能测试时保证m个控制端引脚cm相互绝缘，k个第二开关组件k2在性能测试时保证m-1个数据端引脚相互绝缘。
如图5～图8所示，上述电路板本体包括用于引出mos管可靠性测试信号的第一组测试接口ci以及用于引出多路共漏mos管性能测试信号的第二组测试接口cii。第一组测试接口ci和第二组测试接口cii均与m个控制端引脚cm和m个数据端引脚dm连接。
当多路共漏mos管进行可靠性测试时，如图5和图6所示，第一开关组件k1将m个控制端引脚cm电连接的第一开关组件k1，使得图8所示的电路板2的第一组测试接口ci输出一个栅极信号给图3所示的可靠性测试装置3所含有的栅端基座gz；k个第二开关组件k2将m-1个数据端引脚电连接，使得图8所示的电路板2的第一组测试接口ci输出两个源极信号给可靠性测试装置3所含有的源极基座sz和漏极基座dz，使得可靠性测试装置3可以正常接收可靠性测试信号。应理解，此处可靠性测试信号包括一个控制端信号和两个数据端信号。
当多路共漏mos管进行性能测试时，如图5和图6所示，将m个控制端引脚cm和m个数据端引脚dm直接接入第二组测试接口cii，使得性能测试装置4可以利用第二组测试接口cii正常接收多路共漏mos管的性能测试信号。此处性能测试信号包括m个控制端信号和m个数据端信号。
由上可知，如图5～图8所示，本实用新型实施例提供的多路共漏mos管通用测试电路板2中，第一组测试接口ci用于引出mos管可靠性测试信号，使得图11和图13所示的可靠性测试装置3可利用第一组测试接口ci接收多路共漏mos管可靠性测试信号，进而利用多路共漏mos管可靠性测试信号测试多路共漏mos管的可靠性。而第二组测试接口cii用于引出多路共漏mos管性能测试信号，使得图12和图14所示的性能测试装置4可利用第二组测试接口cii接收mos管性能测试信号(如动态性能、静态性能)，进而利用多路共漏mos管性能测试信号测试多路共漏mos管的动态、静态等性能。同时，由于第一开关组件k1在可靠性测试时将m个控制端引脚cm电连接，k个第二开关组件k2在可靠性测试时将m-1个数据端引脚电连接，因此，本实用新型实施例提供的多路共漏mos管通用测试电路板应用于多路共漏mos管可靠性测试时，虽然多路共漏mos管虽然有大于等于2个的控制端引脚和大于等于2个的数据端引脚，但是多路共漏mos管通用测试电路板所具有的第一组测试接口ci可保证可靠性测试装置3仅接收一个控制端信号和两个数据段信号，使得路mos管可靠性测试正常进行。而在动态、静态性能测试时，第一开关组件k1和k个第二开关组件k2并不需要将m个控制端引脚cm电连接，k个第二开关组件k2也不需要将m-1个数据端引脚电连接，因此，本实用新型实施例提供的多路共漏mos管通用测试电路板应用于多路共漏mos管动态、静态性能测试时，多路共漏mos管通用测试电路板所具有的第二组测试接口cii可保证性能测试装置4进行完整的动态、静态性能测试。
由上可见，图8所示的本实用新型实施例提供的多路共漏mos管通用测试电路板2可以兼容多路共漏mos管的可靠性测试和性能测试，降低了多路共漏mos管测试成本和人为焊接换板(更换电路板)的过程中样品损坏的几率。另外，多路共漏mos管通用测试电路板应用于多路共漏mos管测试时操作难度低，减少了电路板采购数目，设计简单，实现容易，降低了整体开发的成本。例如：当本实用新型实施例提供的多路共漏mos管通用测试电路板应用于双路共漏mosfet测试时，该多路共漏mos管通用测试电路板可以有效降低双路共漏mosfet测试成本和样品损坏几率。
本领域技术人员可以知道的是，对于多路共漏mos管来说，所含有的mos管数量为偶数，即m为大于等于2的偶数，但也不排除在未来发展中出现含有大于等于3的奇数个mos管的多路共漏mos管。应理解，当m＝2时，m-1＝1。此时多路共漏mos管为上述双路共漏mosfet芯片，其仅有两个源极引脚，多路共漏mos管最多只能输出两个源极信号，因此，无需利用k个图5和图6所示的第二开关组件k2在可靠性测试时将1(m-1)个数据端引脚电连接。也就是说，当m＝2时，k＝0。而当m为大于2的整数时，k＝1，当然k也可以为大于1的整数，但为了节省不必要的成本，此处设定m为大于2的整数时，k＝1。
在一些可能的实现方式中，如图5、吐6和图8所示，为了减少静电释放对电路板所带来的不良影响，上述第一组测试接口ci和第二组测试接口cii位于电路板本体相对的两个侧边上，以保证二者之间的距离尽可能大，这样即使出现静电释放，也能够利用二者所存在的较大距离，逐渐损耗所释放的静电，从而降低静电释放对电路板所带来的不良影响。
如图5和图6所示，为了方便第一组测试接口ci安装到图11和图13可靠性测试装置3上，上述第一组测试接口ci为第一组排针测试接口，以使得第一组测试接口ci可以方便的插接到可靠性测试装置3上。同理，上述第二组测试接口cii为第二组排针测试接口，其效果参考第一组测试接口ci相应描述。
在一些可能的实现方式中，如图8所示，上述第一组测试接口ci包括与输出控制端可靠性信号的控制端引脚电连接的第一可靠性测试接口ck1以及与输出两个数据端可靠性信号的数据端引脚一一对应电连接的两个第二可靠性测试接口ck2。第一可靠性测试接口ck1可以将控制端可靠性信号传输至图3所示的可靠性测试装置3所含有的栅端基座gz上，两个第二可靠性测试接口ck2可以将数据端可靠性信号传输至可靠性测试装置3所含有的漏极基座dz和源极基座sz上。
在一些可能的实现方式中，如图7和图9所示，上述m个控制端引脚cm包括1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1。上述第一开关组件k1至少包括第一电连接件k10。图5所示的第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1电连接。应理解，第一电连接件k10在性能测试时无需电连接1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1，即可保证在性能测试时1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1彼此绝缘。
如图7和图10所示，上述m个数据端引脚dm包括1个一类数据端引脚d11、1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2。图5所示的第二开关组件k2至少包括第二电连接件k20，第二电连接件k20在可靠性测试时分别与1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2电连接。应理解，第二电连接件k20在性能测试时无需电连接1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2，即可保证在性能测试时1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2彼此绝缘。
如图7和图9所示，上述第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1电连接的方式多种多样。如：引线连接方式或接口连接方式。
如图5、图7～图9所示，当第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1采用引线连接方式电连接时，上述电路板本体还包括与1个一类控制端引脚c11电连接的1条第一可靠性测试引线cl11、与1个一类数据端引脚d11电连接的1条第二可靠性测试引线cl21、与1个二类数据端引脚d21电连接的1条第三可靠性测试引线d31、与1个一类控制端引脚c11电连接的1条第一性能测试引线dl11、与m-1个二类控制端引脚c2m-1一一对应电连接的m-1条第二性能测试引线dl2m-1、与1个一类数据端引脚d11电连接的1条第三性能测试引线dl31、与1个二类数据端引脚d21电连接的1条第四性能测试引线dl41以及与m-2个三类数据端引脚d3m-2电连接的m-2条第五性能测试引线dl5m-2。此时，第一电连接件k10在可靠性测试时将m-1条第二性能测试引线dl2m-1和1条第一可靠性测试引线cl11可拆卸连接，使得1个一类控制端引脚c11与1条第一可靠性测试引线cl11电连接，m-1条第二性能测试引线dl2m-1与m-1个二类控制端引脚c2m-1电连接时，第一电连接件k10在可靠性测试时将1个一类控制端引脚c11与m-1个二类控制端引脚c2m-1电连接。而在性能测试前，将第一电连接件k10从m-1条第二性能测试引线dl2m-1和1条第一可靠性测试引线cl11移除，从而保证性能测试正常进行。
同理，如图5、图7、图8和图10所示，上述第二电连接件k20在可靠性测试时将m-2条第五性能测试引线dl5m-2与1条第三可靠性测试引线d31可拆卸连接，使得在1条第三性能测试引线dl31与1个二类数据端引脚d21电连接，m-2条第五性能测试引线dl5m-2与m-2个三类数据端引脚d3m-2电连接时，第二电连接件k20在可靠性测试时将m-2个三类数据端引脚d3m-2与1个二类数据端引脚d21电连接，进而保证m个数据端引脚dm可以输出2个数据信号。而在性能测试前，将第二点连接件从m-2条第五性能测试引线dl5m-2与1条第三可靠性测试引线d31移除，从而保证性能测试正常进行。
上述可拆卸的方式多种多样。例如：如图5、图7～图11所示，述第一开关组件k1还包括1个一类控制端跳线座针和m-1个二类控制端跳线座针。该1个一类控制端跳线座针与1条第一可靠性测试引线cl11连接，m-1个二类控制端跳线座针与m-1条第二性能测试引线dl2m-1一一对应连接。并且第一电连接件k10在可靠性测试时与1个一类控制端跳线座针和m-1个二类控制端跳线座针可拆卸连接。由此可知，当1条第一可靠性测试引线cl11与1个一类控制端引脚c11电连接，m-1条第二性能测试引线dl2m-1与m-1个二类控制端引脚c2m-1一一对应连接时，1个一类控制端跳线座针与1个一类控制端引脚c11电连接，m-1个二类控制端跳线座针与m-1条第二性能测试引线dl2m-1电连接。而第一电连接件k10在可靠性测试时分别与1个一类控制端跳线座针和m-1个二类控制端跳线座针可拆卸连接，因此，在可靠性测试时利用第一电连接件k10分别与1个一类控制端跳线座针和m-1个二类控制端跳线座针可拆卸连接，可实现第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1电连接的目的。由于第一电连接件k10在可靠性测试时分别与1个一类控制端跳线座针和m-1个二类控制端跳线座针可拆卸连接，因此，在性能测试前时，可直接将第一连接件从1个一类控制端跳线座针和m-1个二类控制端跳线座针移除，使得1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1相互绝缘，进而保证性能测试正常进行。应理解，当第一电连接件k10分别与1个一类控制端跳线座针和m-1个二类控制端跳线座针可拆卸连接时，第一电连接件k10一般为可以与1个一类控制端跳线座针和m-1个二类控制端跳线座针相配合的跳线帽，但不仅限于此。
同理，如图5、图8～图11所示，上述第二开关组件k2还包括1个一类数据端跳线座针和m-2个二类数据端跳线座针。该1个一类数据端跳线座针与1条第三性能测试引线dl31连接，m-2个二类数据端跳线座针与m-2条第五性能测试引线dl5m-2连接。第二电连接件k20在可靠性测试时分别与1个一类数据端跳线座针和m-2个二类数据端跳线座针可拆卸连接。有关第二电连接件k20、一类数据端跳线座针和二类数据端跳线座针的分析可以参考前文一类控制端跳线座针和二类控制端跳线座针与第一电连接件k10的分析，此处不再详述。当然，在第二电连接件k20在可靠性测试时分别与1个一类数据端跳线座针和m-2个二类数据端跳线座针可拆卸连接时，第二电连接件k20也可以为与1个一类数据端跳线座针和m-2个二类数据端跳线座针相配合的跳线帽，但不仅限于此。
如图6～图10所示，当第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1采用接口连接方式电连接时，上述第二组测试接口cii包括与1个一类控制端引脚c11电连接的1个第一性能测试接口dk11、与m-1个二类控制端引脚c2m-1一一对应电连接的m-1个第二性能测试接口dk2m-2，与1个一类数据端引脚d11一一对应连接的1个第三性能测试接口dk31、与1个二类数据端引脚d21电连接的1个第四性能测试接口41以及与m-2个三类数据端引脚d3m-2一一对应电连接m-2个第五性能测试接口dk5m-2。
如图7～图10、图12和图14所示，上述第一电连接件k10在可靠性测试时与1个第一性能测试接口dk11和m-1个第二性能测试接口dk2m-2可拆卸连，使得在1个第一性能测试接口dk11与1个一类控制端引脚c11电连接，m-1个第二性能测试接口与m-1个二类控制端引脚c2m-1一一对应电连接时，第一电连接件k10在可靠性测试时分别与1个一类控制端引脚c11和和m-1个二类控制端引脚c2m-1电连接。
同理，如图7～图10、图12和图14所示，上述第二电连接件k20在可靠性测试时与1个第四性能测试接口和m-2个第五性能测试接口dk5m-2可拆卸连接，使得第二电连接件k20在可靠性测试时分别与1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2电连接。此处，第一电连接件k10和第二电连接件k20可以为导电套、导电夹、导电排插等可实现相应接口电连接的连接件。至于连接件的材质，只要保证其能够导电即可。例如：铁质导电夹、铁质导电套、铁质导电排插等。
此处值得注意的是，当上述多路共漏mos管没有封装的情况下，多路共漏mos管没有塑封料(外壳)保护，在测试时很容易被划伤或者因为静电释放损坏。例如：如图7～图10所示，采用引线连接的方式实现第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1采用引线连接方式电连接，以及第二电连接件k20在可靠性测试时分别与1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2电连接，那么第一电连接件k10和第二电连接件k20距离多路共漏mos管的距离比较近，第一电连接件k10和第二电连接件k20极有可能发生静电释放而损坏多路共漏mos管。当采用接口连接的方式实现第一电连接件k10在可靠性测试时与1个一类控制端引脚c11和m-1个二类控制端引脚c2m-1采用引线连接方式电连接，以及第二电连接件k20在可靠性测试时分别与1个二类数据端引脚d21和m-2个三类数据端引脚d3m-2电连接，那么第一电连接件k10和第二电连接件k20距离多路共漏mos管的距离比较远，从而降低了第一电连接件k10和第二电连接件k20静电释放损坏多路共漏mos管的可能性。
为了详细描述本实用新型实施例提供的多路共漏mos管通用测试电路板应用于可靠性测试和性能测试的过程。下面以图2所示的双路共漏mosfet芯片1为例进行说明。此处上述多路共漏mos管所包括的mos管数量m＝2。定义图11～图14中以下内容：
图7所示的1个一类控制端引脚c11为第一栅极引脚g1，m-1个(1个)二类控制端引脚为第二栅极引脚g2；1个一类数据端引脚d11为第一源极引脚s1，1个二类数据端引脚d21为第二源极引脚s2。至于三类数据端引脚，则因为m＝2，使得三类数据端引脚为0，故不描述三类数据端引脚。
图8所示的1个第一可靠性测试接口ck1为栅极可靠性测试接口gk10，两个第二可靠性测试接口ck2分别为第一源极可靠性测试接口sk11和第二源极可靠性测试接口sk12。
图8所示的1个第一性能测试接口dk11为第一栅极性能测试接口gk21，m-1个(1个)第二性能测试接口为第二栅极性能测试接口gk22，1个第三性能测试接口dk31为第一源极性能测试接口sk21，1个第四性能测试接口41为第二源极性能测试接口sk22。至于第五性能测试接口的数量，则因为m＝2，使得第五性能测试接口的数量为0。
图8所示的1条第一可靠性测试引线cl11定义为与栅极可靠性测试接口gk10连接的栅极可靠性测试引线gl10，1条第二可靠性测试引线cl21定义为与第一源极可靠性测试接口sk11连接的第一源极可靠性测试引线sl11，1条第三可靠性测试引线d31定义为与第二源极可靠性测试接口sk12连接的第二源极可靠性测试引线sl12。1条第一性能测试引线dl11定义为与第一栅极性能测试接口gk21连接的第一栅极性能测试引线gl21，m-1条(1条)第二性能测试引线定义为与第二栅极性能测试接口gk22连接的第二栅极性能测试引线gl22，1条第三性能测试引线dl31定义为与第一源极性能测试接口sk21连接的第一源极性能测试引线sl21，1条第四性能测试引线dl41定义为与第二源极性能测试接口sk22连接的第二源极性能测试引线sl22，至于第五性能测试引线的条数则因为m＝2，使得第五性能测试引线的条数为0。
图8所示的一类控制端跳线座针定义为一类栅极跳线座针cti，上述二类控制端跳线座针定义为二类栅极跳线座针ctii。当m＝2，二类栅极跳线座针ctii的数量为1个
如图11和图12所示，如果第一栅极引脚g1和第二栅极引脚g2采用引线连接方式，在栅极可靠性测试引线gl10焊接一类栅极跳线座针cti，在第二栅极性能测试引线gl22焊接二类栅极跳线座针ctii。将第一栅极引脚g1接入栅极可靠性测试引线gl10和第一栅极性能测试引线gl21，将第二栅极引脚g2接入第二栅极性能测试引线gl22，将第一源极引脚s1接入第一源极可靠性测试引线sl11和第一源极性能测试引线sl21，将第二源极引脚s2接入第二源极可靠性测试引线sl12和第二源极性能测试引线sl22。
如图11所示，在进行可靠性测试前，利用作为第一电连接件k10的跳线帽插入一类栅极跳线座针cti和二类栅极跳线座针ctii，使得第一栅极引脚g1和第二栅极引脚g2电连接。此时第一栅极引脚g1和第二栅极引脚g2短路。将栅极可靠性测试接口gk10、第一源极可靠性测试接口sk11、第二源极可靠性测试接口sk12插接至可靠性测试装置3对应的栅端底座gz、漏极底座dz和源极底座sz上。此时开始利用可靠性测试装置3对双路共漏mosfet芯片1进行可靠性测试。
如图12所示，在完成可靠性测试后，将作为第一电连接件k10的跳线帽从一类栅极跳线座针cti和二类栅极跳线座针ctii移除，使得第一栅极引脚g1和第二栅极引脚g2断路(或者开路)，并将第一栅极性能测试接口gk21、第二栅极性能测试接口gk22、第一源极性能测试接口sk21和第二栅极性能测试接口gk22插入性能测试装置4对应的接口，完成性能测试。
如图13所示，如果第一栅极引脚g1和第二栅极引脚g2采用接口连接方式，在进行可靠性测试时，利用作为第一电连接件k10的铁质导电排插将第一栅极性能测试接口gk21和第二栅极性能测试接口gk22电连接(具体为将铁质导电排插插入第一栅极性能测试接口gk21和第二栅极性能测试接口gk22)，使得第一栅极引脚g1和第二栅极引脚g2短路。将栅极可靠性测试接口gk10、第一源极可靠性测试接口sk11、第二源极可靠性测试接口sk12插接至可靠性测试装置3对应的栅端底座gz、漏极底座dz和源极底座sz上。此时开始利用可靠性测试装置3对双路共漏mosfet芯片1进行可靠性测试。
如图14所示，如果第一栅极引脚g1和第二栅极引脚g2采用接口连接方式，在完成可靠性测试后，将作为第一电连接件k10的铁质导电排插从第一栅极性能测试接口gk21和第二栅极性能测试接口gk22移除，使得第一栅极引脚g1和第二栅极引脚g2断路(或者开路)，并将第一栅极性能测试接口gk21、第二栅极性能测试接口gk22、第一源极性能测试接口sk21和第二栅极性能测试接口gk22插入性能测试装置4对应的接口，完成性能测试。
需要说明的是，如图9和图10所示的第一开关组件k1和第二开关组件k2的结构相同，区域仅在与所需连接的引脚不同，因此，在可靠性测试和性能测试的过程中，上述第二开关组件k2的使用方式参考前文第一开关组件k1的描述，此处不再详述。
本实用新型实施例还提供了一种通用测试系统。如图8～图14所示，该通用测试系统包括上述多路共漏mos管通用测试电路板2、图11和图13所示的用于对多路共漏mos管进行可靠性测试的可靠性测试装置3和图12和图14所示的用于对多路共漏mos管进行性能测试的性能测试装置4。图11和图13所示的可靠性测试装置3与第一组测试接口ci连接，图12和图14所示的性能测试装置4与第二组测试接口cii连接。
与现有技术相比，本实用新型实施例提供的通用测试系统的有益效果与上述多路共漏mos管通用测试电路板的有益效果相同，在此不做赘述。
在一些可能的实现方式中，如图11～图14所示，上述可靠性测试装置3与第一组测试接口ci可拆卸连接。性能测试装置4与第二组测试接口cii可拆卸连接，当然也可以固定在一起。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
1.一种多路共漏mos管通用测试电路板，其特征在于，所述多路共漏mos管具有m个控制端引脚和m个数据端引脚，m为大于等于2的整数；所述多路共漏mos管通用测试电路板包括电路板本体、用于在可靠性测试时将m个控制端引脚电连接的第一开关组件，以及用于在可靠性测试时将m-1个数据端引脚电连接的k个第二开关组件；所述电路板本体包括用于引出mos管可靠性测试信号的第一组测试接口以及用于引出多路共漏mos管性能测试信号的第二组测试接口，所述第一组测试接口和所述第二组测试接口均与所述m个控制端引脚和所述m个数据端引脚连接。
2.根据权利要求1所述的多路共漏mos管通用测试电路板，其特征在于，所述第一组测试接口包括与输出控制端可靠性信号的控制端引脚电连接的第一可靠性测试接口以及与输出两个数据端可靠性信号的数据端引脚一一对应电连接的两个第二可靠性测试接口。
3.根据权利要求1所述的多路共漏mos管通用测试电路板，其特征在于，若m＝2，k＝0；若m为大于2的偶数，k＝1。
4.根据权利要求1所述的多路共漏mos管通用测试电路板，其特征在于，所述m个控制端引脚包括1个一类控制端引脚和m-1个二类控制端引脚，所述第一开关组件至少包括第一电连接件；所述第一电连接件在可靠性测试时与所述1个一类控制端引脚和所述m-1个二类控制端引脚电连接；
所述m个数据端引脚包括1个一类数据端引脚、1个二类数据端引脚和m-2个三类数据端引脚；所述第二开关组件至少包括第二电连接件，所述第二电连接件在可靠性测试时分别与所述1个二类数据端引脚和所述m-2个三类数据端引脚电连接。
5.根据权利要求4所述的多路共漏mos管通用测试电路板，其特征在于，所述电路板本体还包括与所述1个一类控制端引脚电连接的1条第一可靠性测试引线、与所述1个一类数据端引脚电连接的1条第二可靠性测试引线、与所述1个二类数据端引脚电连接的1条第三可靠性测试引线、与1个一类控制端引脚电连接的1条第一性能测试引线、与所述m-1个二类控制端引脚一一对应电连接的m-1条第二性能测试引线、与所述1个一类数据端引脚电连接的1条第三性能测试引线、与所述1个二类数据端引脚电连接的1条第四性能测试引线以及与所述m-2个三类数据端引脚电连接的m-2条第五性能测试引线；
所述第一电连接件在可靠性测试时将所述m-1条第二性能测试引线和所述1条第一可靠性测试引线可拆卸连接；所述第二电连接件在可靠性测试时将所述m-2条第五性能测试引线与所述1条第三可靠性测试引线可拆卸连接。
6.根据权利要求5所述的多路共漏mos管通用测试电路板，其特征在于，所述第一开关组件还包括1个一类控制端跳线座针和m-1个二类控制端跳线座针；所述1个一类控制端跳线座针与所述1条第一可靠性测试引线连接，所述m-1个二类控制端跳线座针与所述m-1条第二性能测试引线一一对应连接，所述第一电连接件在可靠性测试时分别与所述1个一类控制端跳线座针和所述m-1个二类控制端跳线座针可拆卸连接；和/或，
所述第二开关组件还包括1个一类数据端跳线座针和m-2个二类数据端跳线座针；所述1个一类数据端跳线座针与所述1条第三性能测试引线连接，所述m-2个二类数据端跳线座针与所述m-2条第五性能测试引线连接，所述第二电连接件在可靠性测试时分别与所述1个一类数据端跳线座针和所述m-2个二类数据端跳线座针可拆卸连接。
7.根据权利要求5或6所述的多路共漏mos管通用测试电路板，其特征在于，所述第一电连接件和第二电连接件均为跳线帽。
8.根据权利要求4所述的多路共漏mos管通用测试电路板，其特征在于，所述第二组测试接口包括与所述1个一类控制端引脚电连接的1个第一性能测试接口、与所述m-1个二类控制端引脚一一对应电连接的m-1个第二性能测试接口，与所述1个一类数据端引脚一一对应连接的1个第三性能测试接口、与1个二类数据端引脚电连接的1个第四性能测试接口以及与所述m-2个三类数据端引脚一一对应电连接m-2个第五性能测试接口；
所述第一电连接件在可靠性测试时与所述1个第一性能测试接口和所述m-1个第二性能测试接口可拆卸连；所述第二电连接件在可靠性测试时与所述1个第四性能测试接口和所述m-2个第五性能测试接口可拆卸连接。
9.根据权利要求1所述的多路共漏mos管通用测试电路板，其特征在于，所述第一组测试接口为第一组排针测试接口，所述第二组测试接口为第二组排针测试接口；和/或，
所述第一组测试接口和所述第二组测试接口位于所述电路板本体相对的两个侧边上。
10.一种通用测试系统，其特征在于，包括权利要求1～9任一项所述多路共漏mos管通用测试电路板、用于对多路共漏mos管进行可靠性测试的可靠性测试装置和用于对多路共漏mos管进行性能测试的性能测试装置；所述可靠性测试装置与所述第一组测试接口连接，所述性能测试装置与所述第二组测试接口连接。
11.根据权利要求10所述的通用测试系统，其特征在于，所述可靠性测试装置与所述第一组测试接口可拆卸连接，所述性能测试装置与所述第二组测试接口可拆卸连接。
技术总结